本发明专利技术的一实施方式涉及的电容单元，将用于积蓄静电容量的多晶硅栅（６）扩大到单元框（２）中的电源布线位置和接地布线位置。此外，不限于将多晶硅栅（６）扩大到单元框（２）中的电源布线位置和接地布线位置的情况，也可以将多晶硅栅（６）扩大到电源布线位置或接地布线位置的任意一方。这样，在电容单元中主要影响到静电容量的积蓄量的扩散层（３）和多晶硅栅（６）的重复部分的面积（Ｘ×Ｙ）被扩大。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在作为被夹在电源布线和接地布线之间的沿该电源布 线和该接地布线的布线方向展开的芯片上的区域的一个或者多个部位 上，配置按各处理功能生成的多个单元而构成的集成电路中，与该多个 单元同时地配置的电容单元、配置该电容单元而构成的集成电路、该集 成电路的集成电路设计方法以及集成电路制造方法。
技术介绍
一直以来，公开了多种配置按各处理功能生成的多个单元而构成的 集成电路的设计方法(例如，参照专利文献l)。另外，通常，在进行集 成电路设计时，以使集成电路的动作稳定为目的，作为去耦电容器而制 成的电容单元被设置在由晶体管构成的集成电路之间。但是，近年来，伴随着半导体微小化引起的集成电路的单元尺寸缩 小，此电容单元的每单位面积的容量也变小，因此利用电容单元来确保 去耦电容变得困难。针对这种现状，提出用于利用电容单元来确保去耦 电容的各种应对方案。专利文献l:日本特开2004-335902号公才艮但是，上述各种应对方案，存在需要扩大芯片尺寸、需要准备大的 另外的部位(site)、需要使用漏电流多的晶体管这样的问题。即，存在为了确保用于配置电容单元的空间，且该电容单元是确保 去耦电容所需的程度的电容单元，而需要扩大芯片尺寸之类的问题.另外，存在为了配置确保去耦电容所需的程度的电容单元，需要准 备比配置构成集成电路的功能部件(集成电路内的电路模块、存储器等 功能部件)的通常的部位大的另外的部位的问题。另外，存在尽管成为集成电路内的耗电量增大等的原因，然而为了4确保去耦电容，需要使用漏电流多的晶体管来构成电容单元的问题。
技术实现思路
因此，本专利技术是为了解决上述的现有技术的问题而完成，其目的在 于，提供一种无需扩大芯片尺寸、准备大的另外的部位、使用漏电流多 的晶体管，就能够增大电容单元的每单位面积的容量，能够确保大的去 耦电容的电容单元、集成电路、集成电路设计方法以及集成电路制造方 法。为了解决上述问题并实现目的，技术方案1的专利技术是一种电容单元， 其特征在于，是在作为被夹在电源布线和接地布线之间的沿该电源布线 和该接地布线的布线方向展开的芯片上的区域的一个或者多个部位上， 配置按各处理功能生成的多个单元而构成的集成电路中，与该多个单元 一同分别配置的电容单元，将用于积蓄静电容量的多晶硅栅和扩散层扩 大到为了在上述部位上配置单元而设定的平面四边形状的单元框中的 电源布线位置以及/或者接地布线位置。另外，技术方案2的专利技术，其特征在于，在上述专利技术的基础上，将 上述多晶硅栅和扩散层沿上下方向连结多个。另外，技术方案3的专利技术，其特征在于，在上述专利技术的基础上，上 述电容单元还具有作为形成为在半导体基板内夹着上述多晶硅栅的半 导体区域的扩散区域，在扩大上述多晶硅栅的情况下，通过使该多晶硅 栅扩大到上述单元框的接地布线位置的外侧，从而即使在仅配置了 一个 电容单元的情况下，也能够设置用于确保作为上述多晶硅栅相对于上述 扩散层的突出量的规定量的余量。另外，技术方案4的专利技术是一种集成电路，其特征在于，是在作为 被夹在电源布线和接地布线之间的沿该电源布线和该接地布线的布线 方向展开的芯片上的区域的一个或者多个部位上配置了按各处理功能 生成的多个单元之后的该部位上的剩余区域中，分别配置电容单元而构 成的集成电路，配置如下的电容单元，该电容单元是通过将用于积蓄静 电容量的多晶硅栅和扩散层扩大到为了在上述部位上配置单元而设定 的平面矩形上的单元框中的电源布线位置以及/或者接地布线位置而得到的。另外，技术方案5的专利技术是一种集成电路制造方法，其特征在于， 是在作为被夹在电源布线和接地布线之间的沿该电源布线和该接地布 线的布线方向展开的芯片上的区域的一个或者多个部位上配置按各处 理功能生成的多个单元之后的该部位上的剩余区域，分别配置电容单元 而构成的集成电路的集成电路制造方法，包括用于配置电容单元的电容 单元配置工序，该电容单元是通过将用于积蓄静电容量的多晶硅栅扩大 到为了在上述部位上配置单元而设定的平面矩形上的单元框中的电源 布线位置以及/或者接地布线位置而得到的。另外，技术方案6的专利技术为一种集成电路设计方法，其特征在于， 是在作为被夹在电源布线和接地布线之间的沿该电源布线和接地布线 的布线方向展开的芯片上的区域的一个或者多个部位上配置了在按各 处理功能生成的多个单元之后的该部位上的剩余区域，分别配置电容单 元而构成的集成电路的集成电路设计方法，包括以配置如下的电容单元 的方式进行设计的工序，该电容单元是通过将用于积蓄静电容量的多晶 硅栅扩大到为了在上述部位上配置单元而设定的平面矩形上的单元框 中的电源布线位置以及/或者接地布线位置而得到的。根据本专利技术，由于将用于积蓄静电容量的多晶硅栅扩大到为了在作 为被夹在电源布线和接地布线之间的沿电源布线和接地布线的布线方 向展开的芯片上的区域的一个或者多个部位上配置单元而设定的平面 四边形状的单元框中的电源布线位置和接地布线位置、或者扩大到电源 布线位置或接地布线位置，所以无需扩大芯片尺寸、准备大的另外的部 位、使用漏电流多的晶体管，就能够增大电容单元的每单位面积的容量， 能够确保大的去耦电容。另外根据本专利技术，由于将多晶硅栅沿上下方向连结多个，所以可以 有效利用涉及多个部位的空的空间，并可以增大电容单元的每单位面积 的容量。另外，根据本专利技术，电容单元还具有作为形成为在半导体基板内夹 着多晶硅栅的半导体区域的扩散区域，在扩大多晶硅栅的情况下，通过 使多晶硅栅扩大到单元框的接地布线位置的外侧(到与单元框相接的扩散层的外侧)，从而即使在仅配置了一个电容单元的情况下，也能够设 置用于确保作为多晶硅栅相对于扩散层的突出量的规定量的余量，因此能够满足用于吸收制造多晶硅栅6时的误差的制造规则。另外，根据本专利技术，在作为被夹在电源布线和接地布线之间的沿该 电源布线和该接地布线的布线方向展开的芯片上的区域的一个或者多 个部位上配置了按各处理功能生成的多个单元之后的该部位上的剩余 区域，分别配置电容单元而构成的集成电路中，配置如下的电容单元， 该电容单元是通过将用于积蓄静电容量的多晶硅栅扩大到为了配置单 元而设定在多个部位上的平面四边形状的单元框中的电源布线位置和 接地布线位置，或者，扩大到电源布线位置或接地布线位置而得到的， 因此，能够得到无需扩大芯片尺寸、准备大的另外的部位、使用漏电流 多的晶体管，而增大电容单元的每单位面积的容量并且确保大的去耦电 容的集成电路。另外，根据本专利技术，是在作为被夹在电源布线和接地布线之间的沿 该电源布线和该接地布线的布线方向展开的芯片上的区域的一个或者 多个部位上配置了按各处理功能生成的多个单元之后的该部位上的剩 余区域内，分别配置电容单元而构成的集成电路的集成电路制造方法， 包括配置电容单元的工序，该电容单元是通过将用于积蓄静电容量的多 晶硅栅扩大到为了配置单元而设定在多个部位上的平面矩形上的单元 框中的电源布线位置和接地布线位置，或者，扩大到电源布线位置或接 地布线位置而得到的，因此能够得到无需扩大芯片尺寸、准备大的另外 的部位、使用漏电流多的晶体管，而增大电容单元的每单位面积的容量 并且确保大的去耦电容的集成电路的制造方法。另外，根据本专利技术，是在作为被夹在电源布线和接地布线本文档来自技高网...
【技术保护点】
一种电容单元，其特征在于，是在作为被夹在电源布线和接地布线之间的沿该电源布线和该接地布线的布线方向展开的芯片上的区域的一个或者多个部位上，配置按各处理功能生成的多个单元而构成的集成电路中，在配置了该多个单元后的该部位上的剩余区域分别配置的电容单元， 将用于积蓄静电容量的多晶硅栅扩大到为了在上述部位上配置单元而设定的平面四边形状的单元框中的电源布线位置以及／或者接地布线位置。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：金成克直，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。