用于布图布线系统中设计优化的填充单元技术方案

提供一种系统和方法，用于将集成电路设计布局到多个电路布局单元中，多个电路布局单元在其间具有间隙，并且将相应的填充单元插入到至少间隙的子集中的每个给定间隙中，相应的填充单元是根据邻近于该给定间隙的至少一个电路单元的性能参数上的期望影响而从预限定的数据库中选择的。电路布局单元可以按行排列，并且在一些实施例中，用于给定间隙的适合的填充单元的选择依赖于邻近于给定间隙的两个电路单元的性能参数上的期望影响。预限定的填充单元可以包括，例如，伪扩散区域、伪多晶硅线、Ｎ－阱边界偏移以及蚀刻停止层边界偏移。在实施例中，能够移动电路布局单元以容纳所选择的填充单元。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于通过布局的应力工程提高集成电路性能的方法 和系统，以及由此制造的产品。
技术介绍
很长时间以来就知道诸如硅和锗这样的半导体材料表现出压电效应(机械应力引起的电阻中的改变)。例如，参见C.S.SmithPiezoresistance effect in germanium and silicon, Phys. Rev.， vol.94, pp. 42-49 ( 1954),在此通过引用并入。压电效应已经成为某些类 型的压力传感器和应变仪的基础，但是仅在最近其才在集成电路制 造中受到关注。在集成电路制造中， 一种主要的机械应力源是使用 的不同材料的不同的扩张和收缩。例如，典型的制造技术包括通过 用浅沟绝缘(STI)区域将其围绕来电绝缘一个或多个晶体管的组的 有源区域，该浅沟绝缘区域被蚀刻进入硅并且用绝缘物，诸如氧化 物填充。填充在提高的温度执行。在接下来的晶片冷却过程中，氧 化物趋向于比周边的硅收缩小，并且因而在器件的硅区域上形成侧 向压应力的状态。重要的是由STI区域在形成金属氧化物半导体场 效应晶体管(MOSFET)沟道的石圭上施加的应力，因为，此应力的 压电影响能够影响载流子的迁移率以及因此通过沟道的电流(I o n )。 通常，沟道中的电子迁移率越高，晶体管的切换速度越快。施加在硅区域的应力随着到应力产生界面的距离迅速减弱。在 过去，因此，当处理技术不能生产今天的极窄沟道宽度时，由于只 有扩散区域的边缘(接近STI区域)受到影响，所以应力引起的对 性能的影响可以忽略。沟道区域距STI区域很远从而不能产生任何 重要的影响。然而，随着处理技术不断收缩，压电效应对晶体管性能的影响不再是可忽略的。已经开发了各种方法来模拟在单个晶体管级应力对集成电路器 件行为的影响。这些方法包括，例如，采用技术计算机辅助设计(TCAD )系统的全尺寸分析；以及在R.A. Bianchi等的，Accurate Modeling of Trench Isolation Induced Mechanical Stress Effect on MOSFET Electrical Performance ， IEEE IEDM Tech. Digest, pp. 117-120 ( 2002年12月)，美国专利公开No.2002/0173588 ( 2003 ), 以及在http:〃www.device.eecs.berkeley.edu/上可4寻到的，力口州大学伯 克利分校(2003 ) , Xuemei (Jane) Xi等的，BSIM4.3.0 Model, Enhancements and Improvements Relative to BSIM4.2.1中描述的著名 的扩散长度(LOD)方法，所有内容在此通过参考并入本文。使用由用于分析在单个晶体管级的应力影响的各种方法来表征 的行为来得出器件的电路级参数(例如SPICE参数)用于后继的宏 观级电路分析。该分析能够帮助预测电路是否将按预期操作并具有 什么裕度，或者是否需要修改设计或者布局。如果需要修改，其典 型地包括应用某种通用经验法则，诸如根据应力分析增加任意晶体 管的尺寸，其证明是弱于期望。但是增加晶体管尺寸会降低其它性 能度量，例如功率消耗，因此妥协方案变得必需。此外，应力对晶 体管性能的影响是布局敏感的。由于集成电路布局中典型的不规则 导致对布局中不同晶体管的性能的影响量的不同，因而典型地必须 逐晶体管地手工地做出这些类型的妥协方案。更进一步，如果使用 自动布图布线软件重布局修改的电路设计，则修改的布局将不同于 原始的，并且显示出与原始的不同的应力效应，通常完全推翻为调 节原始布局应力影响而进行的电路修改。
技术实现思路
在此描述的本专利技术针对用于改进集成电路布局及制造过程，以 更好地考虑应力效应和其它影响电路性能的效应的方法和系统。在 本专利技术的一个方面中，提供一种系统和方法，用于将集成电路设计布局到在其间具有间隙的多个电路布局单元，并向至少 一个间隙子集的每个给定间隙中，插入从预定的数据库中选出的相应填充单元,所述选择依赖于对与给定间隙相邻的至少 一个电路单元的性能参数上的期望的影响。电路布局单元可以按行排列，并且在一些实施例邻的两个电路单元的性能参数的期望的影响。预定填充单元可以包括，例如，伪扩散区域、伪多晶硅线、N阱边界偏移，以及蚀刻停止层边界偏移。在实施例中，为了容纳所选的填充单元可以移动电路布局单元。附图说明将针对特定实施例，并参考附图来描述本专利技术，其中图4示出示例性数字集成电路设计流程的简化表示。图5、 10、 11和12共同形成说明在实现本专利技术的方面中涉及的图4中的步骤的部分的流程图。图1示出集成电路设计的典型布局区域的平面图。图1A示出如图1所示的沿线A-A获得的芯片的截面图。图2示出图1的布局的更大区域。图3是类似图2的布局的另一个视图。图6、 7、 8和9示出类似于图1的电路布局单元的题述电路布局单元上的相对侧上的示例填充单元设计。图13是适合于执行图4、 5、 10、 11和12中示出的各种步骤的计算机系统的简化块图。具体实施例方式给出以下描述使得任何本领域普通技术人员能够进行和使用本专利技术，并且在特定应用和其需求的背景下提供以下描述。所揭示实并且在此限定的通用原理，可以适用于其它实施例和应用，而不脱离本专利技术的精神和范围。因此，并非意指将本专利技术限制于所示的实 施例，而是本专利技术与同在此所描述的原理和特性相 一 致的最宽范围 相符合。施加在晶体管沟道区域的压应力在某些类型情形下增强晶体管 性能，并在其它类型情形下降低晶体管性能。例如纵向或者横向施加在N沟道晶体管的沟道上的压应力，能够降低晶体管的某些性能 参数，其中N沟道晶体管电流在单晶硅(100)平面晶体表面上沿 <110〉方向。特別地，电子和空穴迁移率以及由此Ion和晶体管的切 换速度，通常能够降低20- 30。/。Gpa。减少或者减轻N沟道晶体管 的沟道上的压应力的布局增强，因此，非常有可能增强这些晶体管 的性能。作为另一个例子，横向施加在P沟道晶体管的沟道上的压 应力常常能够以70。/。Gpa的大小降低空穴迁移率，以及由此的Ion 和晶体管切换速度。在另一方面，纵向施加在P沟道晶体管的沟道 上的压应力常常能够以90%Gpa的大小增强空穴迁移率以及由此的 Ion和晶体管切换速度。由此，减少或减轻P沟道晶体管的沟道中的 横向压应力的布局增强，以及增加P沟道晶体管的沟道中的纵向压 应力的布局增强，都非常可能增强这些晶体管的性能。图1示出集成电路设计的典型布局区域100的平面图。图1A示 出如图1所示的沿线A-A获得的结果芯片的截面。在图1中示出的 是两个P沟道晶体管110和112，以及两个N沟道晶体管114和116。 两个P沟道晶体管共享扩散区域118，而两个N沟道晶体管共享不 同的扩散区域120。每个晶体管具有由它的扩散区域限定的沟道和跨 越该扩散区域的栅导体。每个晶体管的漏极和源极区域是栅导体相 对侧的扩散区域的部分，但是是否一个构成源极和另一个构成漏极 或者反之，依赖于所实现的电路。在典型的CMOS方式中，为了形成逻辑反相器元件，栅导体跨 越P扩散和N扩散以便限本文档来自技高网...

【技术保护点】
一种用于布局集成电路设计的方法，用于与数据库一起使用，该数据库限定多个填充单元设计，布局用于制造根据设计的集成电路器件中使用，包括步骤：　提供集成电路设计的第一布局，所述第一布局限定多个掩模，所述掩模当应用在制造过程中时限定多个集成电 路特征，所述特征限定在其间具有间隙的多个电路布局单元；并且　将相应的填充单元插入到至少间隙子集中的每个给定间隙中，该相应的填充单元是根据邻近该给定间隙的至少一个电路单元的性能参数上的期望影响而从所述数据库中选出的。

【技术特征摘要】
【国外来华专利技术】US 2007-10-26 11/924,7381.一种用于布局集成电路设计的方法，用于与数据库一起使用，该数据库限定多个填充单元设计，布局用于制造根据设计的集成电路器件中使用，包括步骤提供集成电路设计的第一布局，所述第一布局限定多个掩模，所述掩模当应用在制造过程中时限定多个集成电路特征，所述特征限定在其间具有间隙的多个电路布局单元；并且将相应的填充单元插入到至少间隙子集中的每个给定间隙中，该相应的填充单元是根据邻近该给定间隙的至少一个电路单元的性能参数上的期望影响而从所述数据库中选出的。2. 根据权利要求1的方法，其中在所述第一布局中，多个电路 布局单元按行排列，每个间隙被布置在一个行中，在同一行中相应 的电^各单元对之间，并且其中，将相应的填充单元插入到每个给定间隙的步骤，包 括根据邻近给定间隙的两个电路单元的性能参数上的期望影响来选 择相应的填充单元的步骤。3. 根据权利要求l的方法，其中性能参数是包括晶体管电子迁 移率、Ion、切换速度、信号路径延迟、泄漏以及功率的组中的成员。4. 根据权利要求1的方法，其中期望的影响是要提高性能参数。5. 根据权利要求l的方法，其中期望的影响是要降低性能参数 对电路布局单元的布局邻居的敏感性。6. 根据权利要求l的方法，其中插入相应填充单元的步骤包括 将第一填充单元插入到邻近于题述电路布局单元的间隙中的步骤，所述第一填充单元包括与在该题述电路布局单元中的N沟道晶体管 的扩散区域纵向对准的伪扩散区域。7. 根据权利要求l的方法，其中所述集成电路器件的制造包括 将蚀刻停止层涂覆在所述集成电路器件的栅堆叠层上方的步骤，其中，插入相应的填充单元的步骤包括将第 一填充单元插入到邻近于题述电路布局单元的间隙中的步骤，该第一填充单元包括横 向定向的伪多晶硅线。8. 根据权利要求l的方法，其中插入相应的填充单元的步骤包 括将第一填充单元插入到邻近于题述电路布局单元的间隙中的步 骤，该第一填充单元包括伪接触区域。9. 根据权利要求l的方法，其中题述电路布局单元包括形成在 P沟道晶体管之下而没有形成在N沟道晶体管之下的N-阱，该N-阱具有纵向定向的阱边界，并且，其中插入相应的填充单元的步骤包括将第 一填充单元插 入到邻近于题述电路布局单元的间隙中的步骤，该第 一填充单元包 括N-阱边界，其的至少部分与题述电路布局单元的N阱的N-阱边界 不一致。10. 根据权利要求1的方法，其中所述集成电路器件的制造包括 在所述集成电路器件的栅堆叠层上方涂覆蚀刻停止层的步骤，该蚀 刻停止层具有纵向定向的边界，并且，其中插入相应的填充单元的步骤包括将第 一填充单...

【专利技术属性】
技术研发人员：林锡伟，JcF李，D普拉玛尼克，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]