制造双取向ＩＶ族半导体衬底的方法技术

本发明专利技术涉及制造双取向ＩＶ族半导体衬底的方法，包括在ＤＳＢ之类的衬底中仅在表面层第一横向区域中进行遮蔽非晶化，以及仅在第一横向区域中进行表面层的固相外延再生长，以便建立其（１００）取向。接着，在表面层上制造覆盖层，随后制造隔离区，其将（１１０）取向的第一横向区域与（１００）取向的第二横向区域彼此横向隔离。然后，相对于隔离区以选择性方式去除覆盖层，以使第一和第二横向区域的表面层露出，并采用外延生长方法再填充隔离区之间的第一和第二横向区域。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种制造双取向IV族半导体衬底的方法。
技术介绍
常规的(100)取向的硅或绝缘体上硅(SOI)衬底常用在微电子领域。与其他已知 的表面取向硅衬底相比，(100)取向能提供最高的电子迁移率。但是，(100)取向对空穴迁 移率是不利的。事实上，在市场上能买到的硅晶片的表面取向组中，它提供最差的迁移率。 这损害了(100)取向的硅上的PMOS(金属氧化物P型半导体)器件的性能。已经证实，(110)取向的硅衬底能提供最好的空穴迁移率。但是，这种取向对电子 迁移率即对nMOS (金属氧化物η型半导体)器件不利，参阅M-Yang等人，IEEE TED, Vol. 53， No. 5，May 2006，pp.965-978。众所周知，CMOS (互补金属氧化物半导体)器件在单一的衬底上包含nMOS和pMOS 两种类型器件(芯片)。为在单一芯片上获得两种器件类型中的主要载流子的最佳迁移率， 已有建议提供双取向衬底，其第一横向区域具有nMOS器件的(100)取向，而第二横向区域 具有pMOS器件的(110)取向。US2006/0270611A1描述了制造这种双取向衬底的方法，这些衬底也被称为混合取 向衬底。从这个文件获知的方法是基于直接硅结合(DSB)衬底，这些衬底有一个(110)取 向的硅表面层结合至(100)取向的硅晶片。具有不同的晶体取向的、限定良好的横向区域 的制造，是用一些已知的方法进行的，即在遮蔽蚀刻条件下制造浅槽隔离(STI)，并作填充 处理，然后化学机械抛光。接着，沉积抗蚀剂层并构图，以便在后面的非晶化步骤中保护那 些横向区域，它们在完成的衬底中保持它们的(110)取向。然后通过注入适当的离子例如 硅或锗进行非晶化。其后，利用(100)取向的衬底作为已非晶化的横向表面层区域再结晶 的模板，进行固相外延再生长。除去抗蚀剂层，完成双取向衬底的制造。但是，如US2006/0276011A1描述的，在这个过程中产生缺陷，它们对器件的性能 有害。特别是，在固相外延步骤期间，在STI边缘产生结晶缺陷。在宽有源区的晶体管中， STI边缘缺陷是结泄漏的主要来源，因为这些缺陷是在结耗尽区中。如果是窄有源区，也就 是说，STI至STI的间隔减小，STI边缘缺陷也是迁移率退化的原因，因为缺陷是在栅极下面 的晶体管沟道中。因为这些缺陷是结泄漏的主要来源，所以在US2006/0276011中已提出一 些办法来减小缺陷密度。具体地，提出用于减小缺陷的高温退火步骤，以及在STI形成以前 使用固相外延的集成方案。下面，参考图1至4说明后者的概念。图1至4示出在不同的 制造阶段，硅衬底的示意性截面视图。首先，提供DSB硅衬底100。DSB衬底具有(100)取向的硅衬底102和在衬底102 顶部的(110)取向的硅表面层104。注意，在本专利技术的上下文中，圆括号的数字指示晶体取 向，而不加括号的数字用作参考标号。下一处理步骤的结果表示在图2中，其中，在表面层104上沉积抗蚀剂层106，并进 行光刻构图，在抗蚀剂层106的第一横向区域中提供开口，其相应于表面层的第一横向区3域108，其中，期望是(100)取向的表面。接着，进行非晶化离子注入，通过指向衬底100的 箭头指示。由于前面的处理提供有抗蚀剂图形106，所以非晶化仅在第一横向区域中108进 行，离子注入110导致被非晶化的硅层112。已非晶化的硅层112比表面层104稍微深入衬 底。因此，已非晶化硅层112设置在衬底102的(100)取向的衬底区域的顶部。然后，非晶 化层112通过再结晶退火而再结晶，以便在第一横向区域108中建立衬底100的(100)取 向。如图3所示，抗蚀剂层106也已在这一处理步骤中被除去，露出具有(110)取向的表面 层104的第二横向区域114。如图3所示，在非晶化和再结晶的过程中，产生横向缺陷区116。横向缺陷区116 的横向延伸1，粗略地对应于最初沉积的表面层104的厚度d。在下一步处理中，STI区118在横向缺陷区116中制造。在进一步处理步骤中，在 先前的非晶化层112与衬底102之间的界面处的范围末端缺陷(未示出)，被采用高温缺 陷-去除退火法去除。US2006/0276011A1的处理的缺点是不能在未来的CMOS技术节点中应用先进的缩 放。而且，不能与薄膜器件的集成完全兼容。同时，工艺方案对于短沟道效应是脆弱的。图5和图6示出不同的CMOS半导体器件500和600的示意性截面视图。这些图 用来说明集成在DSB衬底上的半导体器件中结泄漏的主要原因。在两个器件中，分别示出 nMOS FET 502和602以及pMOS FET 504和604。这些器件分别提供在双取向衬底506和 606上。两个器件500和600的不同在于分别在(110)取向的表面层508和608上的深度 延伸d。(110)取向的表面层508有一个深度延伸d，它到达的深度比pMOS晶体管504的 源区512和漏区514更深。对于半导体器件600，(110)取向的表面层608有比pMOS晶体 管604的源区612和漏区614小的深度延伸d。表面层508的较大的深度延伸避免半导体 器件500的pMOS晶体管504中的结泄漏。但是，缺陷区516和518出现在nMOS晶体管502 中。缺陷区516和518沿着限定双取向衬底506的(100)取向、再结晶的第一横向区域的 STI区520和522的侧壁延伸。这些缺陷区516和518，随着它们延伸到nMOS晶体管502 的源区524和漏区526，形成为泄漏的来源。因此，缺陷问题出现在双取向衬底上的CMOS半导体器件中，不同的泄漏问题出现 在具有不同厚度的表面层的半导体器件中。因此，主要的挑战之一是提供一种双取向衬底，其能避免半导体器件例如晶体管 的泄漏问题，并且在对隔离区的宽度和有源区的相对横向侧面上隔离区之间的间隔进行先 进缩放时也可以制造。
技术实现思路
根据本专利技术，提供一种制造双取向的IV族半导体衬底的方法，所述方法包括步 骤提供一个衬底，具有(100)取向的IV族半导体衬底和在衬底上的(110)取向的IV族半导体表面层；仅在表面层的第一横向区域进行遮蔽非晶化，在第一横向区域中期望(100)取向 的表面；仅在第一横向区域进行表面层的固相外延再生长，从而建立其(100)取向；在表面层上制造覆盖层；制造隔离区，该隔离区从覆盖层的表面向内衬底延伸至少到达表面层，并将(110) 取向的第一横向区域和(100)取向的第二横向区域彼此横向分离；以选择性方式相对于隔离区去除覆盖层，从而使在第一和第二横向区域中的表面 层露出；通过进行IV族半导体材料的外延，再填充隔离区之间的第一和第二横向区域。本专利技术的方法提供一种革新方法来集成双取向器件，同时限制结泄漏。本专利技术的 方法的另一优点是可以应用在实现双取向的薄膜器件的实施方式中。所述方法适合于有或没有碳掺杂的硅或硅_锗半导体衬底。当然，为获得理想的 导电类型也能有其他掺杂剂。所述方法是基于提供一个衬底，具有(100)取向的IV族半导体衬底和在衬底上的 (110)取向的IV族半导体表面层。IV族半导体衬底典型地是一块晶片，例如硅晶片，在工业 上用来制造半导体器件。表面层可用任何已知的方法包括直本文档来自技高网...

【技术保护点】
一种制造双取向Ⅳ族半导体衬底｛７００｝的方法，包括步骤：提供（１００）取向的Ⅳ族半导体衬底｛７０２｝和在衬底上的（１１０）取向的Ⅳ族半导体表面层｛７０４｝；仅在表面层的第一横向区域｛７１０｝中进行遮蔽非晶化｛７１２，７１４｝，在第一横向区域中期望有（１００）取向的表面；仅在第一横向区域｛７１２｝中进行表面层｛７０６｝的固相外延再生长，以便建立其（１００）取向；在表面层｛７０６｝上制造覆盖层｛７２０｝；制造隔离区｛７２２，８２２｝，隔离区｛７２２，８２２｝从覆盖层｛７２０｝的表面向内衬底延伸至少到表面层｛７０６｝，并且使（１００）取向的第一横向区域｛７１０｝和（１１０）取向的第二横向区域｛７１８｝彼此横向隔离；以选择性方法相对于隔离区｛７２２｝去除覆盖层，以使第一和第二横向区域中的表面层｛７０６｝露出；以及通过进行Ⅳ族半导体材料的外延生长，在隔离区｛７２２｝之间再填充第一和第二横向区域｛７１０，７１８｝。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：格里高里F比达尔，法布里切A贝耶，尼古拉斯卢贝特，
申请(专利权)人：NXP股份有限公司，ST微电子简化股份公司，
类型：发明
国别省市：NL[荷兰]