堆叠电容的储存电极结构及其制作方法技术

本发明专利技术公开了一种堆叠电容的储存电极结构及其制作方法。该堆叠电容的储存电极结构，包含有基底，其上设有导电区域；蚀刻停止层，覆盖该导电区域；导电层，穿过该蚀刻停止层，而与该导电区域电连接；环形的导电间隙壁，设于该导电层侧壁上，其中该导电间隙壁位于该蚀刻停止层上，且该导电层与该导电间隙壁构成储存电极基柱；以及储存电极上部，叠设于该储存电极基柱上。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器元件，特别是涉及一种堆叠电容的储存电极结构及其制作方法。
技术介绍
近年来，配合各种电子产品小型化的趋势，动态随机存取存储器元件的设计也已 朝向高集成度及高密度发展。由于高密度动态随机存取存储器元件的各存储单元排列非常 靠近，故几乎已无法在横向上增加电容面积，而势必要从垂直方向上，增高电容的高度，由 此增加电容面积及电容值。 图1至图5例示已知堆叠电容的储存电极(storage node)的制作方法。如图1 所示，提供基底IO，例如硅基底，其上设有导电区域12a及12b。在基底10上依序形成有介 电层14，例如氮化硅层，以及介电层16，例如未掺杂硅玻璃(undoped silicate glass,USG)层。 如图2所示，接着利用光刻工艺以及干蚀刻工艺，在介电层14及介电层16中蚀刻 出高深宽比(high aspect ratio)的孔洞18a及18b。随后可进行清洁工艺，去除先前干蚀 刻所残留在基底10表面上及残留在孔洞18a及18b内部的蚀刻副产物或者污染微粒。 如图3所示，接着利用化学气相沉积(chemical v即or d印osition， CVD)工艺，顺 应地在介电层16表面上及孔洞18a及18b内壁沉积硅层22，例如掺杂多晶硅。 如图4所示，随后利用平坦化工艺，例如化学机械抛光(chemicalmechanical polishing, CMP)工艺，选择性的将先前沉积在介电层16表面上的硅层22研磨去除，仅留 下沉积在孔洞18a及18b内壁上的硅层22。 接下来，如图5所示，利用湿蚀刻方法，例如使用氢氟酸(HF)和氟化铵(NH4F)的混 合液或是其他缓冲式氧化层蚀刻液(BOE)，去除掉介电层16，如此形成储存电极结构30a及 30b。储存电极结构30a及30b的高度H约略等于孔洞18a及18b的深度，其通常约为1. 6 微米至1.7微米左右。 上述先前技艺的缺点包括在蚀刻高深宽比的孔洞18a及18b时，无法产生较直的 侧面轮廓。此外，由于蚀刻的特性使然，高深宽比的孔洞18a及18b通常是向下渐縮的，最 后造成孔洞18a及18b的底部关键尺寸A过小，这使得储存电极结构30a及30b在后续的 清洁或干燥工艺中容易倒塌，形成所谓的储存电极桥接(storage node bridging)现象。
技术实现思路
本专利技术的主要目的在提供一种改良的堆叠电容的储存电极结构，能有效避免储存 电极桥接现象发生。 本专利技术的另一目的在提供一种堆叠电容的储存电极的制作方法，以解决前述先前 技艺的不足与缺点。 为达前述目的，本专利技术提供一种制作堆叠电容的储存电极的方法，包含有提供基底，其上设有导电区域，蚀刻停止层，覆盖该导电区域，以及第一介电层，覆盖该蚀刻停止 层；在该蚀刻停止层及该第一介电层中蚀刻出第一孔洞，暴露出该导电区域；在该第一孔 洞内形成第一导电层，与该导电区域电连接；去除该第一介电层；在该第一导电层的侧壁 上形成环形的导电间隙壁，其中该导电间隙壁与该第一导电层构成储存电极基柱；在该基 底上沉积第二介电层；在该第二介电层中蚀刻出第二孔洞，暴露出该储存电极基柱；在该 第二孔洞内壁上形成第二导电层；以及去除该第二介电层。 根据本专利技术优选实施例，本专利技术提供一种储存电极结构，包含有基底，其上设有导 电区域；蚀刻停止层，覆盖该导电区域；第一导电层，穿过该蚀刻停止层，而与该导电区域 电连接；环形的导电间隙壁，设于该第一导电层侧壁上，其中该导电间隙壁位于该蚀刻停止 层上，且该第一导电层与该导电间隙壁构成储存电极基柱；以及圆筒形的储存电极上部，叠 设于该储存电极基柱上。 为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配 合所附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明之用，并非用 来对本专利技术加以限制。附图说明 图1、2、3、4和5例示已知堆叠电容的储存电极的制作方法。 图6、7、8、9、10、11、12、13和14绘示的是本专利技术优选实施例制作堆叠电容的储存 电极的剖面示意图。附图标记说明10 :基底12a、12b :导电区域14:介电层16 :介电层18a、18b :孔洞22 :硅层30a、30b :储存电极结构100 :基底112a、112b :导电区域114:介电层122:介电层128a、128b :孔洞130a、130b :硅层140 :导电层142a、142b :导电间隙壁150a、150b :储存电极基柱152:介电层162 :介电层168a、168b :孔洞170 :金属层172a、172b :储存电极上部180a、180b :储存电极具体实施例方式请参阅图6至14，其绘示的是本专利技术优选实施例制作堆叠电容的储存电极的剖面 示意图。如图6所示，提供基底100，例如硅基底，其上设有导电区域112a及112b。在基底 IOO上依序形成有介电层114，例如氮化硅层，用来作为蚀刻停止层，以及介电层122，例如 未掺杂硅玻璃(USG)层或硼硅玻璃(BSG)层。根据本专利技术的优选实施例，介电层122的厚 度约介于0. 6 ii m至0. 8 ii m之间。 如图7所示，接着利用光刻工艺及干蚀刻工艺，在介电层114及介电层122中蚀刻出孔洞128a及128b，其分别暴露出导电区域112a及112b的上表面。随后可进行清洁工 艺，去除先前干蚀刻所残留在基底100表面上及残留在孔洞128a及128b内部的蚀刻副产 物或污染微粒。由于介电层122不厚，因此前述干蚀刻工艺可将孔洞128a及128b的侧壁 蚀刻成近乎垂直的轮廓。 如图8所示，接着进行化学气相沉积(CVD)工艺以及化学机械抛光(CMP)工艺，分 别在孔洞128a及128b内形成硅层130a及130b，例如掺杂多晶硅，并使硅层130a及130b 分别与下方的导电区域112a及112b电连接。 如图9所示，接着利用蚀刻方式，例如干蚀刻方式，将介电层122完全去除，暴露出 硅层130a及130b的侧壁。随后，在介电层114表面以及硅层130a及130b的上表面及侧 壁上顺应地沉积导电层140，例如，金属。根据本专利技术的优选实施例，导电层140特别是与氮 化硅接着性佳的金属性材料，例如TiN或Ti/TiN。 如图IO所示，然后进行干蚀刻工艺，各向异性地蚀刻导电层140，分别在硅层130a 及130b的侧壁上形成环形的导电间隙壁142a及142b，其中，根据本专利技术的优选实施例，导 电间隙壁142a与硅层130a构成储存电极基柱(storage node pedestal) 150a，导电间隙 壁142b与硅层130b构成储存电极基柱150b。储存电极基柱150a及150b的高度约介于 0. 6践至0. 8践之间。 如图11所示，进行化学气相沉积工艺，在基底100上全面性地沉积介电层152，例 如，未掺杂硅玻璃(USG)层或硼硅玻璃(BSG)层。然后利用化学机械抛光工艺，平坦化介电 层152，并暴露出部分的储存电极基柱150a及150b。此时，剩余的介电层152填满储存电 极基柱150a及150b之间的间隙。当然，在本专利技术其他实施例中，用来平坦化介电层152的 化学机械抛光工艺也可以省略，或者另本文档来自技高网...

【技术保护点】
一种堆叠电容的储存电极结构，特征在于包含有：基底，其上设有导电区域；蚀刻停止层，覆盖该导电区域；导电层，穿过该蚀刻停止层，而与该导电区域电连接；环形的导电间隙壁，设于该导电层侧壁上，其中该导电层与该导电间隙壁构成储存电极基柱；以及储存电极上部，叠设于该储存电极基柱上。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴晓婷，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]