本发明专利技术公开了一种浮体动态随机存储器的单元结构及其制作工艺。其结构包括位于埋层氧化层上的Ｎ型半导体区、位于Ｎ型半导体区上的Ｐ型半导体区以及位于Ｐ型半导体区上的栅极区，Ｐ型半导体区、Ｎ型半导体区四周设有电隔离区。利用隔离的浮体栅二极管作存储节点，通过带与带间的隧道穿透，空穴在浮体积聚定义为第一种存储状态；通过ＰＮ结正向偏置，空穴从浮体发射出去或者电子注入到浮体，定义为第二种存储状态；这两种状态造成浮体栅二极管（Ｐ＋／Ｎ＋）正向开启电压的差异，通过电流的大小可以感知。本发明专利技术是一种高效低功耗高密度栅二极管（Ｐ＋／Ｎ＋）浮体存储器单元，具备制作工艺简单、集成密度高、成本低廉及可靠性高等优点。
【技术实现步骤摘要】
本专利技术涉及一种存储器的单元结构及其制作工艺，尤其涉及一种利用浮体效应 (FBE，Float ing Body Effect)的动态随机存储器(DRAM)单元结构及其制作工艺，属于半 导体制造
技术介绍
随着超大规模集成电路工艺的发展，先进的工艺使得人们能够把包括处理器、存 储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的片上系 统(SoC)。作为SoC重要组成部分，嵌入式存储器与其他逻辑电路共同集成在一个芯片内， 目前其在微处理器和系统芯片内所占芯片总面积的比例已超过了 50%，并且随着应用的 需要将继续增长。遵循摩尔定律CM0S技术特征尺寸将按比例继续縮小至40nm以下，传统 的嵌入式DRAM(eDRAM)在按比例縮小的过程中将面临越来越大的困难。传统嵌入式动态 存储器(eDRAM)的每个存储单元包含一个晶体管加一个电容器(1T1C， one-transistor, one-capacitor)，在制备电容时，或者需要引入高介电常数材料制备堆叠的电容，或者需要 制备高纵横比的沟槽电容，这都将使集成制造工艺变得更复杂。由于深沟槽电容结构使得 存储单元的高度比其宽度大很多(深宽比超过30 : l)，制造工艺困难，并且其制造工艺与 CMOS超大规模集成电路工艺非常不兼容，限制了它在片上系统中的应用。 近年来，一种利用浮体效应(FBE， Floating Body Effect)的动态随机存储器单 元结构成为了人们关注的热点。它去除了传统动态随机存储器中的电容器结构，利用了 绝缘体上硅(SOI)器件中氧化埋层(BOX)的隔离作用带来的浮体效应，将被隔离的浮体 (Floating Body)作为存储节点，实现写"1"和写"0"。如图l所示，载流子(空穴)在浮体 积聚，定义为第一种存储状态，即写"l";如图2所示，通过PN结正向偏置，载流子(空穴) 从浮体发射出去，定义为第二种存储状态，即写"0"。可以通过电流的大小感知这两种状态 造成阈值电压的差异，即实现读操作。这种浮体存储器单元(FBC， Floating Body Cell) 可构成密度最高的存储器，制造成本低廉，其比DRAM的制造工艺更为简单，并且比SRAM单 元面积小3-5倍，这些优点使其将成为传统动态随机存储器的新替代。目前报道的浮体 存储器的单元结构主要为基于SOI的单管浮体结构(1T/FB， One-Transistor, Floating Body) 。 S. 0khonin等人在2002年2月，发表于IEEE Electron Device Letters第23巻 第2期的文章《A C即acitor-less lT-DRAMCell》中，以及T. 0hsawa等人在2002年2月的 2002IEEE InternationalSolid-State Circuits Conference中发表的《Memory Design UsingOne-Transistor Gain Cellon SOI》对这种DRAM单元有详细的介绍。图3为这种单 管浮体结构(1T/FB)DRAM单元的剖面示意图。DRAM单元100包括硅衬底101，埋层氧化层 102，氧化区103-104，N++型源漏区105-106，N+型源漏区107-108，P型浮体区109，栅氧化 区110，栅电极111，侧壁区112-113。浮体109用来存储电荷，调制DRAM存储单元的阈值 电压Vp源区105—般接地。当对这种DRAM单元写"l"时，为漏区106施加高电压，栅极 111施加中等幅度的电压，使漏区106中存在较高的电场，沟道电子在漏端高场区获得足够4能量，通过碰撞电离产生电子_空穴对，空穴向较低电势的浮体移动，由于源_体结存在一 势垒，空穴就会堆积在浮体，抬高浮体的电势，由于衬偏效应，当衬底电压升高(P型)时会 使得阈值电压降低，这样便相当于完成了写"1"的操作。当对这种DRAM单元写"0"时，为 漏区106施加负电压，栅极111施加中等幅度的电压，由于浮体存有空穴，使衬底电势为正， 造成了衬底-漏区PN结的正偏，在正偏电压作用下，存于浮体的空穴会脱离其中注入到漏 区106，使衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写"0"了。读 操作时为漏区106和栅极lll都施加中等幅度的电压，源区接地，当存储的数据为"l"时， 源漏区会流过相对大的电流，存储的数据为"O"时，源漏区会流过相对较小的电流。通过比 较流过源漏区的电流与参考电流即可确定该DRAM单元中存储的数据。阵列中未被选中的 DRAM存储单元的栅极接负电压以降低读写时的漏电流和误操作。 这种1T/FB单元结构减小了单元面积，其单元面积尺寸为4-7^(F是指特征尺 寸)，大大提高了存储器的集成度，但这种的单元结构会增加电路和逻辑设计的复杂性，其 漏电流特性也较难控制。 鉴于此，为了进一步减小存储器的单元面积，降低漏电流，本专利技术公开一种基于带 与带隧道穿透的高效低功耗高集成度的栅二极管浮体动态随机存储器单元结构，其制造工 艺简单，与常规的CMOS工艺兼容，并且与常规的逻辑电路设计及工艺也兼容。
技术实现思路
本专利技术要解决的技术问题在于提供一种浮体动态随机存储器的单元结构及其制 作工艺，利用隔离(如SOI或GOI上)的浮体栅二极管作存储节点，进一步减小存储器的单 元面积，提高集成密度。 为了解决上述技术问题，本专利技术采用如下技术方案 —种浮体动态随机存储器的单元结构，其特征在于包括埋层氧化层、位于埋层氧化层上的第一 N型半导体区、位于第一 N型半导体区上的P型半导体区以及位于P型半导体区上的栅极区，所述栅极区包括栅介质层及位于栅介质层上的栅电极； 在P型半导体区的一侧设有第二 N型半导体区，并且第二 N型半导体区与第一 N型半导体区相连通； 在P型半导体区、第一 N型半导体区和第二 N型半导体区形成的有源区周围设有 电隔离区，将P型半导体区、第一 N型半导体区和第二 N型半导体区与其他单元隔离； 第一 N型半导体区及第二 N型半导体区与P型半导体区形成的耗尽区和电隔离区 包围形成浮体； 在所述第二 N型半导体区上设有位线电极。 进一步地，所述电隔离区为浅沟槽隔离区。 进一步地，所述栅极区的四周设有侧墙隔离结构。 进一步地，所述第一N型半导体区为N+型半导体区，P型半导体区为P+型半导体 区。 进一步地，所述第二 N型半导体区为N++型半导体区。 上述浮体动态随机存储器单元的存储操作方法 写向栅电极施加第一负电压，位线电极施加第一正电压，促使P型半导体区价带中的电子遂穿至N型半导体区的导带中，使额外剩下的空穴堆积在P型半导体区的浮体中， 浮体电势升高，从而使由P型半导体区和N型半导体区形成的二极管的正向开启电压降低， 这种空穴堆积在浮体中的状态为第一种存储状态； 向栅电极施加第二正电压，位线电极施加第二负电压，促使空穴从P型半导体区 中的浮体发射出去，电子由N型半导体区漂移至P型半导体区，从而在P型半导体区的浮体 中注入了额外的电子，浮体电势降低，从而使正向开启电压升高，这种空穴从浮体发射出去 或者电子注入到浮体的状态为第二种存储状态； 读向栅电极施加本文档来自技高网...
【技术保护点】
一种浮体动态随机存储器的单元结构，其特征在于：包括埋层氧化层、位于埋层氧化层上的第一Ｎ型半导体区、位于第一Ｎ型半导体区上的Ｐ型半导体区以及位于Ｐ型半导体区上的栅极区，所述栅极区包括栅介质层及位于栅介质层上的栅电极；在Ｐ型半导体区的一侧设有第二Ｎ型半导体区，并且第二Ｎ型半导体区与第一Ｎ型半导体区相连通；在Ｐ型半导体区、第一Ｎ型半导体区和第二Ｎ型半导体区形成的有源区周围设有电隔离区，将Ｐ型半导体区、第一Ｎ型半导体区和第二Ｎ型半导体区与其他单元隔离；第一Ｎ型半导体区及第二Ｎ型半导体区与Ｐ型半导体区形成的耗尽区和电隔离区包围形成浮体；在所述第二Ｎ型半导体区上设有位线电极。
【技术特征摘要】
【专利技术属性】
技术研发人员：肖德元，王曦，陈静，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]
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