半导体存储器器件和制造半导体器件的方法技术

本发明专利技术提供一种半导体存储器器件和制造半导体器件的方法。该半导体存储器器件，包括：第一有源柱结构和第二有源柱结构，所述第一有源柱结构和第二有源柱结构在衬底的上部处突出；掩埋位线，所述掩埋位线中的每个在第一方向上延伸；以及第一栅极图案和第二栅极图案，所述第一栅极图案和第二栅极图案中的每个在第二方向上延伸。第一有源柱结构和第二有源柱结构分别占据奇数行和偶数列行。第一有源柱结构和第二有源柱结构还分别占据偶数列和奇数列。第二有源柱结构的列在第二方向上与第一有源柱结构的列偏移。每个掩埋位线被连接到占据偶数列之一的第一有源柱结构的下部，并且连接到占据相邻奇数列之一的第二有源柱结构的下部。

【技术实现步骤摘要】

本专利技术的构思涉及半导体存储器器件和制造半导体存储器器件的方法。更具体而言，本专利技术的构思涉及包括垂直柱式(vertical pillar type)晶体管的半导体存储器器件和制造具有垂直柱式晶体管的半导体存储器器件的方法。
技术介绍
近来，通过在器件的单元区域中使用垂直柱式晶体管，提高了半导体存储器器件的集成度。在此方面，垂直柱式晶体管包括垂直于衬底延伸的半导体柱。因为半导体存储器器件的集成度已经得到进一步提高，所以半导体柱的宽度以及相邻半导体柱之间的距离已经变得更小。因此，在半导体存储器器件中的布线变得更窄，并且被间隔得更密集。因此，布线的电阻变得更大，并且在相邻布线之间的电短路将更加频繁地出现。结果，包括垂直柱式晶体管的高集成度半导体存储器件会呈现出差的响应速度，并且通常会具有差的电学特性。
技术实现思路
根据本专利技术构思的一个方面，提供一种包括从器件表面突出的有源柱结构的行和列的半导体存储器器件，其中，有源柱结构的奇数行和偶数行交替地设置在第一方向上，有源柱结构的奇数列和偶数列交替地设置在第二方向上，有源柱结构的奇数行和偶数列中的每个由有源柱结构中的多个第一有源柱结构组成，有源柱结构的偶数行和奇数列中的每个由有源柱结构中的多个第二有源柱结构组成，并且第二有源柱结构的列在第二方向上与第一有源柱结构的列发生偏移。 半导体存储器器件还包括掩埋位线，每个掩埋位线在第一方向上纵向地延伸，并且被电连接到有源柱结构的一个以上的相邻列。即，每个掩埋位线与构成有源柱结构的偶数列之一的第一柱结构电连接，并且与构成有源柱结构的相邻奇数列之一的第二有源柱结构电连接。掩埋位线在第一有源柱结构和第二有源柱结构的下部与所述第一有源柱结构和第二有源柱结构电连接。 根据本专利技术构思的另一方面，提供一种制造半导体存储器器件的方法，其包括形成有源柱结构的阵列，其通过有源柱结构的行和列来构成；形成与有源柱结构电连接的掩埋位线；以及形成第一栅极图案和第二栅极图案，其中，每个有源柱结构从器件表面突出，有源柱结构的奇数行和偶数行交替地设置在第一方向上，并且有源柱结构的奇数列和偶数列交替地设置在第二方向上，有源柱结构的奇数行和偶数列中的每个由有源柱结构中的多个第一有源柱结构组成，有源柱结构的偶数行和奇数列中的每个由有源柱结构中的多个第二有源柱结构组成，并且第二有源柱结构的列在第二方向上与第一有源柱结构的列发生偏 移。 形成掩埋位线，使得掩埋位线中的每个在第一方向上纵向地延伸，并且掩埋位线 中的每个与构成有源柱结构的偶数列之一的第一柱结构电连接，并且与构成有源柱结构的 相邻的奇数列之一的第二有源柱结构电连接。 形成第一栅极图案，以便使每个第一栅极图案在第二方向上纵向延伸，并且围绕 构成有源柱结构的相应奇数行之一的第一有源柱结构的中心部。形成第二栅极图案，以便 使每个第二栅极图案在第二方向上纵向延伸，并且围绕构成有源柱结构的相应偶数行之一的第二有源柱结构的中心部。 附图说明 参考附图，从对以下实施例进行的详细描述中，可以更加清楚地理解本专利技术的构 思。图1是根据本专利技术构思的半导体存储器器件的实施例的俯视图。 图2是半导体存储器器件的立体图。 图3是在图1和图2中示出的半导体存储器器件的等效电路图。 图4至图12均是根据本专利技术构思的衬底的立体图，以及一起示出根据本专利技术构思的制造半导体存储器器件的方法的实施例。 图13是根据本专利技术构思的制造半导体存储器器件的方法的、在图5中所示的阶段 期间使用的曝光掩模的俯视图。 图14是根据本专利技术构思的制造半导体存储器器件的方法的、在图6中所示的阶段 期间使用的曝光掩模的俯视图。 图15是根据本专利技术构思的制造半导体存储器器件的方法的、在图8中所示的阶段 中形成的第一有源柱结构和第二有源柱结构的布局视图。具体实施例方式现在将参考所附附图对本专利技术构思的实施例进行更加全面的描述。在整个附图 中，相同的附图标记表示相同的元件。此外，在附图中，出于清楚的目的，可以将层的厚度和 区域进行放大。具体地，存储器器件的横截面图示和在其制造过程期间形成的中间结构是 示意性的。因此，不应通过在此示出的单元区域和元件的相对尺寸以及具体的形状来限制 对存储器器件的理解；相反，这样的区域和元件的相对尺寸和具体形状可以因为例如制造 技术和容限的原因而与所示的那些发生实际的偏差。 此外，诸如"上"和"下"的空间相关术语被用于描述如在图中所示的元件和/或特 征与另一元件和/或特征的关系。因此，在使用中，空间相关术语可以被用于与在图中描述 的取向不同的取向中。明显的是，虽然所有的该种空间相关术语指的是为了方便描述而在 图中所示出的取向，但是其不需要被限制为根据本专利技术构思的实施例，并且当在使用中时， 可以假设为与附图中所示的取向不同的取向。 参考图1和图2，通过在衬底100中的隔离区126，根据本专利技术构思的半导体存储 器器件的衬底100具有相互分离的有源区。衬底100可以是半导体衬底或者是在其上具有半导体层的衬底。例如，衬底100可以是硅衬底、锗衬底、硅-锗衬底、绝缘体上硅(SOI)衬 底或绝缘体上锗(GOI)衬底。有源区中的每个在第一方向上延伸。在该方面中，有源区可 以分别是衬底100的线性区。在该种情况下，隔离区126被插在相邻的有源区之间，并且隔 离区126中的每个包括在第一方向上伸长的绝缘材料的线性段(segment)。在图1和图2 中所示的半导体存储器器件的示例中，有源区基本上比隔离区126更宽。 此外，第一有源柱结构120a从衬底100的有源区中突出。在该方面中，第一有源 柱结构120a可以分别由部分衬底IOO来构成。即，衬底的一般平面底部和第一有源柱结构 120a可以是一体的。第一有源柱结构120a被设置为奇数行和偶数列的阵列，每个奇数列在 第一方向上延伸，以及每个偶数行在与第一方向垂直的第二方向上延伸。其每行的第一有 源柱结构120a以第一节距(Pl) ( S卩，在第二方向上的间隔)而相互间隔。 第二有源柱结构120b也从衬底的有源区中突出。与第一有源柱结构120a—样， 第二有源柱结构120b可以分别通过部分衬底100来形成。同样，第二有源柱结构120b被 设置为偶数行和奇数列的阵列，每个奇数列在第一方向上延伸，以及每个偶数行在第二方 向上延伸。其每行的第二有源柱结构120b同样以第一节距(Pl)而相互间隔。 第一有源柱结构120a和第二有源柱结构120b可以具有大致相同或大致相似的形 状。此外，第一有源柱结构120a和第二有源柱结构120b可以具有基本相同或基本相似的 尺寸。例如，第一有源柱结构120a和第二有源柱结构120b可以具有圆形的横截面形状，并 且第一柱结构120a的上表面的直径可以与第二有源柱结构120b的上表面的直径基本上相 同或基本上相似。此外，第一有源柱结构120a和第二有源柱结构120b中的每个可以具有 下部和比其下部更窄的上部。即，第一有源柱结构120a和第二有源柱结构120b中的每个 可以具有在其上部与下部之间的台阶。 在任何情况下，第二柱结构120b的行与第一柱结构120a的行被交替地设置在第 一方向上。(因此，分别指第一和第二柱结构120a和120b的奇数行和偶数行)。同样，第 二柱结构12本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包括：包括半导体材料的有源柱结构的行和列，所述有源柱结构中的每个从所述器件的表面突出，其中，所述有源柱结构的奇数行和偶数行交替地设置在第一方向上，所述有源柱结构的奇数列和偶数列交替地设置在第二方向上，所述有源柱结构的所述奇数行和所述偶数列中的每个由所述有源柱结构中的多个第一有源柱结构组成，所述有源柱结构的所述偶数行和所述奇数列中的每个由所述有源柱结构中的多个第二有源柱结构组成，以及所述第二有源柱结构的列在所述第二方向上与所述第一有源柱结构的列偏移；掩埋位线，所述掩埋位线中的每个在所述第一方向上纵向地延伸，并且所述掩埋位线中的每个被电连接到构成所述有源柱结构所述偶数列之一的所述第一有源柱结构，并且被电连接到构成所述有源柱结构中相邻奇数列之一的所述第二有源柱结构，并且在所述第一有源柱结构和第二有源柱结构的下部处被电连接到所述第一有源柱结构和第二有源柱结构；第一栅极图案，所述第一栅极图案中的每个在所述第二方向上纵向地延伸，并且分别包围构成所述有源柱结构所述奇数行之一的所述第一有源柱结构的中心部；以及第二栅极图案，所述第二栅极图案中的每个在所述第二方向上纵向延伸，并且分别包围构成所述有源柱结构所述偶数行之一的所述第二有源柱结构的中心部。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：金熙中，吴容哲，郑铉雨，金铉琦，金冈昱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]