晶片封装体制造技术

本发明专利技术提出一种晶片封装体，包括：晶片座、多个引脚、晶片、粘着层以及封装胶体。其中，晶片座具有一顶面以及相对应的一底面，而顶面上配置有一止挡部，且这些引脚环绕晶片座配置。晶片配置在止挡部所环绕的晶片座的顶面上，且与这些引脚电性连接。而且，止挡部的一顶面高于其所环绕的顶面。另外，粘着层配置在晶片与晶片座之间。封装胶体包覆晶片、部分引脚与晶片座。

【技术实现步骤摘要】

本专利技术是有关于一种晶片封装体，且特别是有关于一种可改善内部的粘着 材料的溢胶现象而衍生的问题的晶片封装体。
技术介绍
在半导体产业中，集成电路(integmted circuits, IC)的生产主要可分为三个 阶段集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的 封装(IC package)。在集成电路的封装中，裸晶片是先经由晶圆(wafer)制作、电路设计、光掩 模制作以及切割晶圆等步骤而完成，而每一颗由晶圆切割所形成的裸晶片，经 由裸晶片上的焊垫(bonding pad)与封装基材(substrate)电性连接，再以封装胶体 (molding compound)将裸晶片加以包覆，以构成一晶片封装(chip package)结构。 封装的目的在于，防止裸晶片受到外界温度、湿气的影响以及杂尘污染，并提 供裸晶片与外部电路之间电性连接的媒介。请参考图1，其绘示现有的一种晶片封装体的剖面示意图。现有晶片封装 体100包括一晶片110、 一导线架(leadframe)120、导电接合材料130与一封装 胶体140。其中，导线架120具有一晶片座(diepad)122与多个引脚(lead)124。 晶片IIO则是通过导电接合材料130配置于晶片座122上，并通过多条导线152 而电性连接至引脚124。封装胶体140则包覆晶片110、导线152、晶片座122 与各个引脚124的一部分。另外，现有晶片封装体IOO还包括多条接地导线154， 其可电性连接晶片IIO与晶片座122。然而，现有晶片封装体的导电接合材料会有溢胶现象，而造成晶片封装体 的不正常电性连接以及可靠度降低等问题。 一般而言，在实际进行晶片粘晶(die bond)的制程时，导电接合材料130容易产生溢胶而污染晶片座上的接地导线 154(如图1所示)。而且，导电接合材料也容易因制程中的受压与受热，使得其3中的导电粒子接触接地导线，而使其电性相连。由上述可知，现有晶片封装结构ioo实有改进的必要性。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种晶片封装体，能够避免因晶片与 晶片座之间的粘着材料的溢胶现象而造成不正常电性连接，且可提高封装体的 可靠度。为了达到上述目的，本专利技术提出一种晶片封装体，包括晶片座、多个引 脚、晶片、粘着层以及封装胶体。其中，晶片座具有一顶面以及相对应的一底 面，而顶面上配置有一止挡部，且这些引脚环绕晶片座配置。晶片配置在止挡 部所环绕的晶片座的顶面上，且与这些引脚电性连接。而且，止挡部的一顶面 高于其所环绕的晶片座的顶面。另外，粘着层配置在晶片与晶片座之间。封装 胶体包覆晶片、部分引脚与晶片座。依照本专利技术的实施例所述的晶片封装体，上述的止挡部例如是一环形止挡 部、多个子止挡部，或者是离散配置的多个条形子止挡部和多个L形子止挡部。依照本专利技术的实施例所述的晶片封装体，上述的晶片座还包括具有一沟 槽，且此沟槽位于晶片座的顶面。依照本专利技术的实施例所述的晶片封装体，上述的晶片座的底面具有一第一 开口及/或邻近晶片座的至少一引脚的一端具有一第二开口。依照本专利技术的实施例所述的晶片封装体，还包括多条第一导线，其分别连 接晶片与这些引脚的一端，另外还还可包括多条第二导线，其分别连接晶片与 晶片座。依照本专利技术的实施例所述的晶片封装体，上述的粘着层为一导电胶，而导 电胶例如是银胶。依照本专利技术的实施例所述的晶片封装体，上述的封装胶体的材料为高分子。依照本专利技术的实施例所述的晶片封装体，上述的止挡部是由蚀刻而和晶片 座一体成型，其材料与晶片座的材料相同。另外，上述的止挡部还可是由电镀 方式形成，其材料为金属。上述的止挡部也可是由涂胶方式形成，其材料为高分子材料。本专利技术是通过在晶片座上配置止挡部，以避免粘着层因溢胶现象而与接地 导线接触，进而避免发生不正常的电性连接以提高封装体的可靠度。另外，本 专利技术的晶片座上还可进一步具有沟槽，以更好地有助于避免因粘着层的溢胶现 象而发生不正常的电性连接。此外，在晶片座的底面及/或邻近晶片座的至少一 引脚的一端还可具有开口，以增加与封装胶体接触的面积，使得引脚与晶片座 不易造成脱落或移位等问题。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本发 明的具体实施方式作详细说明，其中-图1所绘示为现有的一种晶片封装体的剖面示意图。图2所绘示为本专利技术的一实施例的一种晶片封装体的剖面示意图 图3与图4所绘示为本专利技术的晶片座与止挡部的配置示意图。 图5A、图5B与图5C所绘示为本专利技术的具有沟槽与止挡部的晶片座的示 意图。图6A、图6B与图6C所绘示为本专利技术的晶片座与引脚的剖面示意图。 图7A、图7B与7C所绘示分别为本专利技术的止挡部的第一、第二、第三实 施例的上视示意图。主要元件符号说明100、200:晶片封装体110、206、 303:晶片120:导线架122、202、 302:晶片座124、204:引脚130:导电接合材料140、210:封装胶体152、154、 214、 216:导线201、207:接点203a:顶面203b:底面205:焊垫208:粘着层212:止挡部218:区域220:沟槽222、224:开口304:矩形环状止挡部306:线状止挡部308:条形子止挡部310:L形子止挡部具体实施方式以下将列举多个封装结构以进一步说明本专利技术，但这些例子并非用以限定 本专利技术的范围。图2所绘示为本专利技术的一实施例的一种晶片封装体的剖面示意图。如图2所示，本实施例的晶片封装体200包括晶片座202、多个引脚204、 晶片206、粘着层208以及封装胶体210。其中，晶片座202具有一用以承载 晶片的顶面203a以及相对应的一底面203b，而这些引脚204为环绕晶片座202 的周围进行配置。晶片206则是通过粘着层208配置于晶片座202上，其中此 粘着层208例如是银胶或其他适用的导电胶体。另外，晶片206是以打线接合(wire bonding, W/B)的方式，通过多条导线 214连接晶片206的焊垫205与这些引脚204的接点207，以使晶片206电性 连接这些引脚204的其中之一。其中，导线214例如是金线或其他合适的导电 材料。此外，还包括配置有多条导线216，其作为接地导线，以电性连接晶片 206的焊垫205与晶片座212的接点201。而且，本实施例的晶片封装体200还包括配置有一止挡部212。止挡部212 是配置在晶片座202的顶面203a上，且环绕晶片206的周围进行配置。特别是，止挡部212的一顶面会高于其所环绕的顶面203a(即是指，区域218的顶面 203a)，而此特殊的设计可避免粘着层208因溢胶现象而与接地导线接触，进而 避免发生不正常的电性连接以及提高封装体的可靠度。在本实施例中，止挡部212的顶面高于区域218的顶面203a，而止挡部 212两侧的顶面高度相同。但是，在其他实施例中，止挡部212两侧的顶面高 度也可以是不相同的情况。请参照图3与图4，其绘示本专利技术的晶片座与止挡 部的配置示意图。如图3所示，止挡部212的顶面高于区域218的顶面203a， 而区域218的顶面203a高度高于止挡部212的另一侧的顶面高度。如图4所本文档来自技高网...

【技术保护点】
一种晶片封装体，包括：　一晶片座，具有一顶面以及相对应的一底面，该顶面上配置有一止挡部；　多个引脚，环绕该晶片座配置；　一晶片，配置在该止挡部所环绕的该晶片座的该顶面上，且与该些引脚电性连接，其中该止挡部的一顶面高于其所环 绕的该晶片座的顶面；　一粘着层，配置在该晶片与该晶片座之间；以及　一封装胶体，包覆该晶片、部分该些引脚与该晶片座。

【技术特征摘要】
1.一种晶片封装体，包括一晶片座，具有一顶面以及相对应的一底面，该顶面上配置有一止挡部；多个引脚，环绕该晶片座配置；一晶片，配置在该止挡部所环绕的该晶片座的该顶面上，且与该些引脚电性连接，其中该止挡部的一顶面高于其所环绕的该晶片座的顶面；一粘着层，配置在该晶片与该晶片座之间；以及一封装胶体，包覆该晶片、部分该些引脚与该晶片座。2. 如权利要求1所述的晶片封装体，其特征在于，该止挡部包括一环形止 挡部。3. 如权利要求1所述的晶片封装体，其特征在于，该止挡部包括多个子止 挡部。4. 如权利要求1所述的晶片封装体，其特征在于，该止挡部包括离散配置 的多个条形子止挡部以及多个L形子止挡部。5. 如权利要...

【专利技术属性】
技术研发人员：侯博凯，石智仁，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]