半导体装置制造方法及图纸

本发明专利技术揭示一种半导体装置，适用于先进内连线的超低介电常数介电膜层结构，其包括：具有不同折射率的一上层ＥＬＫ介电层及一下层ＥＬＫ介电层。上层ＥＬＫ介电层的折射率大于下层ＥＬＫ介电层的折射率。本发明专利技术提供一种应用于先进内连线的内层金属介电层的超低介电常数介电膜层。超低介电常数介电膜层包括在相同ＵＶ光波长测量下具有不同折射率的双膜层，以防止后续ＵＶ烘烤期间ＵＶ光穿透至下方膜层，进而提高ＵＶ烘烤效率并节省ＵＶ光的使用。

【技术实现步骤摘要】

本专利技术涉及一种在半导体晶片上制作集成电路期间介电层的形成，特别 涉及一种适用于先进内连线的超低介电常数介电膜层的形成。
技术介绍
随着半导体装置密度增加，使电阻电容时间延迟(RC delay)对于电路 性能的影响逐渐增加。为了降低RC延迟效应，而将传统介电材料改为低介 电常数(low-k)介电材料，其介电常数低于二氧化硅(Si02)或4，以防止 位于不同层位的金属之间发生串音(cross-talk)并减少装置电源消耗。低介 电常数介电材料也包括一种超低介电常数(ELK)介电材料，其介电常数低 于2.5。现行的ELK介电材料之一为多孔性low-k材料，其对于次微米 (sub-micron)技术或甚至是65纳米(nm) 、 45纳米或以下的技术的内层 金属介电(inter-metal dielectric, IMD)层及内层介电(interlayer dielectric, ILD) 层特别有帮助。多孔性low-k介电材料是通过旋涂(spin-on)及化学气相沉 积(chemical vapor deposition, CVD)形成的或是通过自组装(self-assembly) 工艺形成的，通常需要在沉积工艺之后进行一道烘烤(curing)工艺。多孔 性low-k介电材料可在短时间或较低温度下进行紫外光烘烤(UV curing)以 取代热烘烤或等离子体处理，无需进行前炉管烘烤(prior fUrnace curing)因 而降低总热预算，同时维持或降低介电常数。然而，在UV烘烤期间，多孔 性low-k介电层(g卩，掺杂起孔洞剂(porogen)的SiCO膜层)只吸收约40% 的UV光，60。/。的UV光穿透下方膜层。此导致UV烘烤效率降低而需要更 长的烘烤时间及较低的每小时晶片产出量(wafer per hour, WPH) 。 UV穿透 的问题也会降低下方膜层的附着性(即，蚀刻终止层与铜内连线之间的附着 性)，而可能需要对ELK介电层及前段工艺(front-end of the line, FEOL)装 置进行额外的烘烤工艺。因此，有必要在集成电路制造技术中发展一种制造技术用以形成多孔性low-k介电层，其改善UV烘烤效率且排除UV穿透的问题。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种应用于先进内连线的内层金属介 电层的超低介电常数介电膜层。超低介电常数介电膜层包括在相同UV光波长测量下具有不同折射率的双膜层，以防止后续uv烘烤期间uv光穿透至 下方膜层，进而提高uv烘烤效率并节省uv光的使用。在一实施方式中，本专利技术提供一种半导体装置，包括 一半导体衬底， 形成于该半导体衬底上的一第一介电层，介电常数不大于2.5，以及形成于 半导体衬底与第一介电层之间的一第二介电层，介电常数不大于2.5。第一 介电层对于一既定波长下的紫外光具有一第一折射率，第二介电层对于该既 定波长下的紫外光具有一第二折射率，且第一折射率大于第二折射率。在另一实施方式中，本专利技术提供一种半导体装置，包括具有一导电区 形成于内的一半导体衬底、形成于半导体衬底上的一蚀刻终止层、形成于蚀 刻终止层上且介电常数不大于2.5的一第一ELK介电层、形成于蚀刻终止层 与第一 ELK介电层之间且介电常数不大于2.5的一第二 ELK介电层、以及 形成于第一 ELK介电层及第二 ELK介电层内且电性连接至该半导体衬底内 的导电区的一双镶嵌结构。第一ELK介电层对于一既定波长下的紫外光具有 一第一折射率，第二 ELK介电层对于该既定波长下的紫外光具有一第二折射 率，且第一折射率大于第二折射率。在另一实施方式中，本专利技术提供一种半导体装置，包括具有一导电区 形成于内的一半导体衬底、形成于半导体衬底上的一蚀刻终止层、形成于蚀 刻终止层上且介电常数不大于2.5的一 ELK介电层、形成于蚀刻终止层与 ELK介电层之间的一气隙、以及形成于ELK介电层及气隙内且电性连接至 导电区的一双镶嵌结构。ELK介电层的折射率大于l.O。综上所述，本专利技术提供一种应用于先进内连线的内层金属介电层的超低 介电常数介电膜层。超低介电常数介电膜层包括在相同UV光波长测量下具 有不同折射率的双膜层，以防止后续UV烘烤期间UV光穿透至下方膜层， 进而提高UV烘烤效率并节省UV光的使用。附图说明图1至图3绘示出一种多层位半导体装置的集成电路制造剖面示意以及图4绘示出另 一实施例的用于先进内连线的一种ELK介电膜层剖面示意图。其中，附图标记说明如下 10 半导体衬底 12~导电区 14 蚀刻终止层 16 下层ELK介电层 18~上层ELK介电层 20~ ELK介电层结构 22~反射器 24 双镶嵌结构 26 TEOS氧化层26 9 c: 临界角度具体实施例方式本专利技术优选的实施例提供一新的ELK介电膜层结构，其适用于次微米 技术(即，65纳米、45纳米、及32纳米或以下的技术)的后段工艺(back-end ofline，BEOL)或前段工艺(FEOL)内连线所使用的IMD层或ILD层。在 本文中，ELK意谓介电常数约为2.5或低于2.5以下，其包括多孔性low-k 材料，其为介电常数约为2.0或低于2.0以下的介电材料。ELK介电膜层有 助于与具有互连多孔(interco皿ectingporous)结构且介电常数低于2.5的氧 化硅基low-k介电材料一同使用。以下配合附图说明本专利技术的实施例。附图与对应的说明部分使用相同的 标记。在附图中，为了清晰及便利性而采用较夸大的外型及厚度。本文将特 别针对部件的形成或根据本专利技术的装置作说明。而未绘示或叙述的部件可由 公知技术中得知。另外，当一膜层位于另一膜层上或位于一衬底的上时， 意谓直接位于其它膜层或衬底上或是其间可能存在其它膜层。图1至图3绘示出一实施例的多层位半导体装置的集成电路制造剖面示意图。请参照图1，通过公知的微电子集成电路制造技术在一半导体衬底10内 形成一导电区12。随后在半导体衬底10上形成一蚀刻终止层14。接着，在 蚀刻终止层14上沉积一ELK介电层结构20，其包括具有不同折射率的上层 ELK介电层18及下层ELK介电层16。 一透明材料的折射率为一常数。在一 材料中，不同的波长下的折射结果不同，因此对于不同的光波长会产生不同 的值。不同折射率意谓对于在一既定波长的UV光下测量出两个折射率。半导体衬底10是用于半导体集成电路制造的衬底，其内及/或上方形成 有集成电路。半导体衬底的定义为包括半导体材料的任何结构，例如具 有或不具有外延层的硅衬底、含有埋入式绝缘层的绝缘层上有硅(silicon-on-insulator)衬底、或是具有硅锗层的衬底。此处集成电路所 指为具有多重个别电子元件的电子电路，例如晶体管、二极管、电阻、电容、 电感、其它有源式(active)或无源式(passive)装置。导电区12为一部分 的导电布线，具有一露出表面以进行平坦化工艺，例如化学机械研磨(chemical mechanical polishing)。适合的导电区材料包括铜、铝、铜合金、 或其它导电材料，但不局限于此。铜内连线的层位可为半导体装置的第一层 或属于任何金属内连线层位。用于控制后续蚀刻工艺的终止点的蚀刻终止层 14沉积于上述的本文档来自技高网...

【技术保护点】
一种半导体装置，包括：　一半导体衬底；　一第一介电层，形成于该半导体衬底上，且介电常数不大于２．５；以及　一第二介电层，形成于该半导体衬底与该第一介电层之间，且介电常数不大于２．５；　其中该第一介电层对于一既定波长下 的紫外光具有一第一折射率，该第二介电层对于该既定波长下的紫外光具有一第二折射率，且该第一折射率大于该第二折射率。

【技术特征摘要】
US 2008-1-2 11/968,3241. 一种半导体装置，包括一半导体衬底；一第一介电层，形成于该半导体衬底上，且介电常数不大于2.5；以及一第二介电层，形成于该半导体衬底与该第一介电层之间，且介电常数不大于2.5；其中该第一介电层对于一既定波长下的紫外光具有一第一折射率，该第二介电层对于该既定波长下的紫外光具有一第二折射率，且该第一折射率大于该第二折射率。2. 如权利要求1所述的半导体装置，其中该第一折射率对于波长在600 至700纳米下的紫外光为大于或等于1.35。3. 如权利要求1所述的半导体装置，其中该第二折射率对于波长在600 至700纳米下的紫外光为1.0至1.35的范围。4. 如权利要求1所述的半导体装置，其中该第一介电层为多孔性SiCO 基介电材料。5. 如权利要求1所述的半导体装置，其中该第二介电层为多孔性SiCO 基介电材料。6. 如权利要求1所述的半导体装置，还包括一蚀刻终止层，设置于该第 二介电层与该半导体衬底之间。7. 如权利要求6所述的半导体装置，还包括一四乙基硅酸盐氧化层，设 置于该第二介电层与该蚀刻终止层之间。8. —种半导体装置，包括 一半导体衬底，包括形成于内的一导电区； 一蚀刻终止层，形成于该半导体衬底上；一第一介电层，形成于该蚀刻终止层上，且介电常数不大于2.5; 一第二介电层，形成于该蚀刻终止层与该第一介电层之间，且介电常数 ...

【专利技术属性】
技术研发人员：蔡方文，林耕竹，林志隆，王冠程，郑双铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]