闪速存储器件及其块选择电路制造技术

本发明专利技术涉及闪速存储器件的块选择电路。块选择电路包括控制信号输出部分、切换装置和工作控制器。控制信号输出部分输出通过采用块地址信号来使能或禁止连接至控制信号输出部分的存储块的控制信号。块地址信号根据输入地址来被解码并被提供。切换装置切换控制信号以使得控制信号作为块选择控制信号输入。工作控制器根据控制信号的逻辑电平来关断连接至工作控制器的存储块的漏极选择晶体管及源极选择晶体管。

【技术实现步骤摘要】

本专利技术涉及一种闪速存储器件。
技术介绍
在闪速存储器件中，坏块指的是即使执行列修复也不能修复的块。坏 块的数目通常要求不超过总块数的2 % 。在闪速存储器件制造过程中晶片测试时检测坏块。通过切割使能被确 定为坏块的存储块的路径中的块熔丝，相应块被硬件禁止。块熔丝在被切 割时〗吏得不可能^f吏能块的字线，从而禁止相应块的工作。图1是示出了采用常规块熔丝的块选择电路的电路图。此图示出了输 出块使能信号的块选择电路的一部分.块选择电路110选择闪速存储器件 的存储块120。块选择电路110包括第一至第三与非(NAND)门NA1 至NA3以及熔丝F。块选择电路110通常被包括在闪速存储器件的X解 码器中。笫一 NAND门NA1将输入块地址XA、 XB、 XC和XD输出至节点 al。块地址XA、 XB、 XC和XD是使用行地址来解码的块地址。行地址 连同闪速存储器件的编程或读取操作命令一起输入。熔丝F连接在第一 NAND门NA1和节点al之间。第一 NAND门NA1的输出由块地址XA、 XB、 XC和XD (下文中 称作"XABCD")决定。在块地址XABCD为高电平时，第一NAND门 NA1输出低电平信号，从而使节点al处于低电平。此外，低电平的控制 信号PGMPREb被输入至第二 NAND门NA2，笫二 NAND门NA2又输出低电平信号。相应地，使能信号被输入至块地址XABCD所对应的块。该块选择电路连接至每个块。该块选择电路适于不将使能信号输入至 被识别为坏块的块。对于坏块而言，熔丝F被切割。此外，第二 NAND门NA2将节点al的信号电平与编程控制信号 PGMPREb逻辑地组合并将结果输出至节点a2。第三NAND门NA3将 节点a2的逻辑电平与使能信号EN逻辑地组合并将结果输出至节点a3。 根据节点a2和节点a3的逻辑电平来选择存储块120。图2是图1中所示电路的时序图。在低电平的编程控制信号 PGMPREb和高电平的使能信号EN被施加时，块地址信号XABCD被输 入至第一NAND门NA1。因此，用于选择块的信号BLKWL被预充电至高电平。如果块被处 理为坏块并且熔丝F被切割，则在编程控制信号PGMPREb转为高电平 时，信号BLKWL转为低电平。因此，相应的存储块120被禁止。块选择电路110是用于使闪速存储器件工作的重要元件。然而，为了 减小闪速存储器件的尺寸，期望减小块选择电路IIO的尺寸。
技术实现思路
本专利技术涉及一种可通过减少块选择电路中使用的晶体管的数目来减 小块选择电路所占用的面积的闪速存储器件及其块选择电路。根据本专利技术的一方面的闪速存储器件包括存储单元块，其中多个存 储单元、漏M择晶体管和源极选择晶体管以串结构相连接；包括地址计 数器的控制器，其中地址计数器响应于输入地址信号而产生并输出块地址 信号以便选择存储单元块；以及块选择电路，其响应于块地址信号而控制 漏极选择晶体管及源M择晶体管并使能或禁止存储单元块。块选择电路可包括控制信号输出部分，用于输出通过采用块地址信号来使能或禁止连接至控制信号输出部分的存储块的控制信号，其中块地 址信号根据输入地址来被解码并被提供；工作控制器，用于根据控制信号的逻辑电平来关断连接至工作控制器的存储块的漏极选择晶体管及源极 选择晶体管；以及切换装置，用于切换控制信号以使得控制信号作为块选 择控制信号输入至工作控制器。控制信号输出部分可包括逻辑组合装置，用于逻辑地组合块地址信号并输出组合信号；以及反相装置，用于将逻辑组合装置的输出信号反相 并输出^jf目信号作为控制信号。切换装置可根据预充电控制信号来工作。工作控制器可根据逻辑组合装置的输出信号来工作。根据本专利技术的另一方面的闪速存储器件包括控制信号输出部分，用储块的控制信号，其中块地址信号根据输入地址来被解码并被提供；工作 控制器，用于根据控制信号的逻辑电平来关断连接至工作控制器的存储块 的漏极选择晶体管及源极选择晶体管；以及切换装置，用于切换控制信号 以使得控制信号作为块选择控制信号输入至工作控制器。控制信号输出部分可包括逻辑组合装置，用于逻辑地组合块地址信 号并输出组^ft号；以;5l^相装置，用于将逻辑组合装置的输出信号反相 并输出^^相信号作为控制信号。切换装置可根据预充电控制信号来工作。工作控制器可根据逻辑组合装置的输出信号来工作。附图说明图1是示出了存储块选择电路的电路图；图2是图1中所示电路的工作时序图；图3A是根据本专利技术的一个实施例的闪速存储器件的框图；图3B是用于选择图3A中的存储块的闪速存储器件的局部框图;图3C是图3B中所示块的详细局部电路图；以及图4是图3C中所示电路的工作时序图。具体实施方式将参照附图描述根据本专利技术的一个特定实施例。然而，本专利技术不限于 所公开的实施例，而是可以按各种方式实施。提供该实施例来完成本专利技术 的公开并允许本领域的技术人员理解本专利技术的范围。本专利技术由权利要求的 范畴来限定。图3A是根据本专利技术的一个实施例的闪速存储器件的框图。闪速存储 器件300包括存储单元阵列310、页面緩冲器320、 Y解码器330、 X解 码器340、电压供应器350、 1/O控制器360和控制器370。存储单元阵列310由用于数据存储的存储单元组成。页面緩沖器320页面緩冲电路。Y解码器330提供页面緩冲器320和I/O控制器360之间 的路径。I/O控制器360通过Y解码器330向页面緩冲器320输入数据或 从页面緩冲器320输出数据，或者将外部输入命令和地址转移至控制器 370。 X解码器340根据由控制器370输出的控制信号来选择存储单元阵 列310中的存储单元块。电压供应器350产生并供应用于工作的电压。控 制器370控制闪速存储器件300的总体工作。控制器370包括地址控制器380和存储部分390。地址控制器380通 过采用通过I/O控制器360输入的地址来输出地址控制信号。存储部分 390存储算法信息、使闪速存储器件300工作所需的管理信息、坏块信息 等。存储单元阵列310具有多个存储块311。每个块具有由字线WL和位 线BL限定的多个存储单元。每个块通常具有串联连接的多个存储单元， 其中 一端连接至漏极选择晶体管而另 一端连接至源极选择晶体管。在本实 施例中，页面緩冲器320的每个页面緩冲电路连接至一对位线。Y解码器 330和X解码器340响应于由地址控制器380输出的地址控制信号、基于 输入地址来选择页面緩沖电路，或者选"^存储单元阵列310的字线。特别而言，X解码器340包括响应于地址控制器380的地址控制信号 而选择存储单元阵列310的存储块311的块选择电路。X解码器340选择 被选择的存储块311的字线WL并将被选择的字线连接至电压供应器 350，以使得从电压供应器350供应的电压被供应至被选择的字线。控制器370输出根据存储部分390中的编程算法来控制每个功能块的 工作的控制信号。此外，控制器370的地址控制器380基于通过I/O控制 器360输入的地址将地址控制信号^1供至Y解码器330和X解码器340。地址控制器380对通过I/O控制器360输入的行地址进行解码，并输 出解码结果作为块地址XA、 XB、 XC和XD (下文中称为"XABCD")， 本文档来自技高网...

【技术保护点】
一种闪速存储器件，包括：　具有多个存储单元块的存储单元阵列，其中每个存储单元块具有多个单元串，每个单元串包括串联连接的多个存储单元、漏极选择晶体管和源极选择晶体管；　包括地址计数器的控制器，其中所述地址计数器响应于输入地址信号而 输出块地址信号以便从所述存储单元阵列中的所述多个存储单元块中选择存储单元块；以及　块选择电路，其包括用来响应于所述块地址信号而控制所述漏极选择晶体管及源极选择晶体管并使能或禁止所述存储单元块的第一和第二晶体管，　其中所述第一晶体 管提供于漏极选择线和地之间，且所述第二晶体管提供于源极选择线和地之间。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：姜溁洙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]