集成电路的多功能输入端子制造技术

本实用新型专利技术公开了一种集成电路的多功能输入端子，使用单个端子将集成电路配置成三种状态之一。该集成电路包括端子；电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到所述电压源、或是所述端子浮动或基本上浮动，其中如果所述电路判断出所述端子通过所述低阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及集成电路的端子，其中所述端子用于接收对集成电路内的电路进行配置的配置信息。
技术介绍
图1是现有技术中移动电话1的简化图，移动电话1具有电源管理单元(PMU)4和 中央处理器(CPU) 5。如图1所示，移动电话1包括小孔2和ON/OFF (开/关)按键3。 PMU 4包括两个输入端子Tl和T2。 Tl和T2分别通过电阻器Rl和R2在外部耦接到电源电压 VDD。小孔2容纳开关A，开关A用于在开关A闭合时将PMU 4的端子Tl耦接到数字逻辑低 电压GND。 ON/OFF按键3控制开关B，以在开关B闭合时将PMU 4的端子T2耦接到数字逻 辑低电压GND。在正常工作中，PMU 4向CPU 5输出电源电压。用户可按压小孔2内的开关 A以使移动电话复位，或者按下ON/OFF按键3以启用/禁用移动电话。 图2是表9，其说明现有技术中如何利用PMU 4的两个输入端子Tl和T2配置图1 的移动电话l。如果移动电话1出现某种故障，则用户按压小孔2内的开关A。开关A闭合， 并使端子T1耦接到地(GND)，在表9中将T1标记为0。响应于此，PMU 4输出第一数字逻 辑信号以使CPU 5复位。相反，如果移动电话1正常工作，则开关A保持打开，并且用户利 用0N/0FF按键3来启用或禁用移动电话。在图2的例子中，如果用户按下0N/0FF按键3， 则开关B闭合，并且使端子T2耦接到地(GND)，在表9中将T2标记为0。响应于此，PMU 4输出第二数字逻辑信号，以启用CPU 5 (如果CPU 5此前被禁用)或禁用CPU 5 (如果CPU 5此前被启用)。在正常运行期间，开关A和B均被释放，并且端子Tl和T2具有数字逻辑 高电压，在表9中将T1和T2标记为1。响应于此，PMU 4输出第三数字逻辑信号，并保持 于空闲状态。如图2所示，开关A具有高于开关B的优先权。只要开关A被按下闭合，则无 论开关B是被按下还是被释放，PMU 4均输出第一数字逻辑信号来使CPU 5复位。然而，需 要使用两个输入端子Tl和T2才能使PMU 4能够检测开关A和/或开关B是被按下还是被 释放。PMU 4随后输出对应的数字逻辑信号来使CPU 5复位或启用/禁用CPU 5。因此，希 望对上述PMU 4进行改进。
技术实现思路
本技术所要解决的技术问题是提供一种集成电路的多功能输入端子，通过判 断耦接至电压源的阻抗，设置相应的数字逻辑信号，可以实现使用单个端子将集成电路配 置成三种状态之一，降低了使用集成电路的装置的制造成本。为了解决以上技术问题，本实 用新型提供了如下技术方案 首先，本技术提供了一种集成电，其包括端子；电路，判断所述端子是在所 述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到 所述电压源、或是所述端子浮动或基本上浮动，如果所述电路判断出所述端子通过所述低 阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其 中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。 其次，本技术还提供了一种集成电路，其包括端子；用于进行下列判断的装 置(a)所述端子在所述集成电路外部通过低阻抗耦接到电压源，还是(b)所述端子在所 述集成电路外部通过相对中等的阻抗耦接到所述电压源，或(C)所述端子浮动或基本上 浮动，如果所述装置判断出(a)，则所述装置设置第一数字逻辑信号，如果所述装置判断出 (b)，则所述装置设置第二数字逻辑信号，并且如果所述装置判断出(c)，则所述装置设置第 三数字逻辑信号。 最后，本技术还提供了一种集成电路，其包括端子；电路，判断所述端子是 在所述集成电路外部通过低阻抗耦接到第一电压源、还是在所述集成电路外部通过中等阻 抗耦接到第二电压源、或是所述端子浮动或基本上浮动，如果所述电路判断出所述端子通 过所述低阻抗耦接到所述第一电压源，则所述电路设置第一数字逻辑信号，如果所述电路 判断出所述端子通过所述中等阻抗耦接到所述第二电压源，则所述电路设置第二数字逻辑 信号，并且如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻 辑信号。 在一个实施例中，所述集成电路是电源管理单元(PMU)，其向中央处理器(CPU)输 出电源电压。当第一输入开关A闭合时，所述输入端子通过低阻抗耦接到电压源。当第二 输入开关B闭合时，所述输入端子通过中等阻抗耦接到电压源。当没有输入开关闭合时，所 述输入端子浮动。PMU内的电路检测开关A和/或开关B是打开还是闭合，并且决定所述端 子的三种状态之一。响应于此，当开关A闭合时，所述电路设置第一数字逻辑信号以使CPU 复位；当只有开关B闭合时，所述电路设置第二数字逻辑信号以启用/禁用CPU ;并且当开 关A和开关B均不闭合时，所述电路设置第三数字逻辑信号并保持于空闲状态。在一个例 子中，所述电压源是数字逻辑低电压源(GND)。在另一例子中，所述电压源是数字逻辑高电 压源(VDD)。 综上所述，本技术所采用的集成电路，通过使用新颖的单个输入端子，可减少 集成电路中的端子数。减小端子数会降低采用集成电路的装置(例如移动电话)的制造 成本。此外，集成电路内的电路是简单电路；其不仅检测多个输入开关的状态，而且还划分 所述多个输入开关的优先权。最后，当没有输入开关闭合时，所述电路以零静态电流状态工 作，从而降低功耗。 关于本技术的优点与精神可以藉由以下的附图说明和具体实施方式得到进 一步的了解。以下结合附图和具体实施方式对本技术作进一步详细说明，其中相同的编号指示相同的组件。 图1是现有技术中移动电话中传统电源管理单元(PMU)集成电路的简化图。 图2是图解说明传统PMU集成电路的两个端子上的数字信号如何配置图1的移动 电话的表。 图3(a)是依据一新颖性包括一新颖PMU集成电路14的移动电话11的示意图。6 图3(b)是依据一新颖性包一括新颖的PMU集成电路24的移动电话21的示意图。 图4是说明如何利用新颖的PMU集成电路的单个输入端子来配置移动电话的表。 图5是简化方块图，其图解说明图3(a)所示新颖PMU集成电路14内的电路。 图6是PMU集成电路14内的电路21的第一实施例。 图7是列示图6的电路40操作的三种工作状态(Q0，Q1和Q2)的表。该表还列示 PMU集成电路14在这三种状态的每一种状态中所执行的对应功能。 图8是PMU集成电路14内的电路21的第二实施例示意图。 图9是PMU集成电路14内的电路21的第三实施例示意图。 图10是依据一新颖性的一新颖PMU集成电路100示意图。 图11是列示图10所示电路101的三种工作状态(Q0， Ql和Q2)的表。该表还列示PMU集成电路100在这三种状态的每一种状态中所执行的对应功能。 图12是依据一新颖性的一新颖PMU集成电路200示意图。 图13是依据一新颖性，可将CPU耦接到新颖集成电路的替代方法的示意图。具体实施方式现在将详细参照本技术的某些实施例，这些实施例的例子在附图中被示出。 图3(a)是依据一新颖性的一具有新颖的电源管理单元(PMU)集本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，其包括：　　端子；　　电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到所述电压源、或是所述端子浮动或基本上浮动，其中如果所述电路判断出所述端子通过所述低阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。

【技术特征摘要】
US 2008-7-2 12/217,161一种集成电路，其特征在于，其包括端子；电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到所述电压源、或是所述端子浮动或基本上浮动，其中如果所述电路判断出所述端子通过所述低阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。2. 如权利要求1所述的集成电路，其特征在于，所述电压源是低逻辑电平电压源。3. 如权利要求1所述的集成电路，其特征在于，所述电压源是高逻辑电平电压源。4. 如权利要求1所述的集成电路，其特征在于，所述集成电路是电源管理单元，并且其 中所述电源管理单元向中央处理器提供电源电压。5. 如权利要求4所述的集成电路，其特征在于，如果所述电源管理单元设置所述第一逻辑信号，则所述中央处理器复位，其中如果所述电源管理单元设置所述第二逻辑信号，则 所述中央处理器被启用或禁用，并且其中如果所述电源管理单元设置所述第三逻辑信号， 则所述电源管理单元保持空闲。6. 如权利要求1所述的集成电路，其特征在于，当所述端子通过所述低阻抗耦接到所 述电压源时，较大的电流流出所述端子，当所述端子通过所述中等阻抗耦接到所述电压源 时，中等电流流出所述端子，并且当所述端子浮动或基本浮动时，小的电流流出所述端子。7. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻和 电流源；解码逻辑电路，具有第一输入引线和第二输入引线，其中所述解码逻辑电路输出所述第一、第二或第三逻辑信号；p沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接到电源电压，所述漏极通过反相器耦接到所述解码逻辑电路的第一输入引线；禾口比较器，所述比较器的第一输入引线耦接到所述端子，其中所述第一比较器的第二输 入引线耦接到参考电压，并且其中所述比较器的输出引线耦接到所述解码逻辑电路的第二 输入引线。8. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻器 和电流源；解码逻辑电路，具有第一输入引线和第二输入引线，所述解码逻辑电路输出所述第一、 第二或第三逻辑信号；P沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接 到电源电压，所述漏极通过反相器耦接到所述解码逻辑电路的第一输入引线；禾口N沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接 到地，所述漏极耦接到所述解码逻辑电路的第二输入引线。9. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻器 和电流源；解码逻辑电路，具有第一输入引线和第二输入引线，并且所述解码逻辑电路输出所述 第一、第二或第三逻辑信号；第一比较器，所述第一比较器的第一输入引线耦接到所述端子，所述第一比较器的第 二输入引线耦接到参考电压，并且所述第一比较器的输出引线耦接到所述解码逻辑电路的 第一输入引线；禾口第二比较器，所述第二比较器的第一输入引线耦接到所述端子，所述第二比较器的第 二输入引线耦接到所述...

【专利技术属性】
技术研发人员：丁光庆，贺凯瑞，黄树良，
申请(专利权)人：技领半导体上海有限公司，技领半导体股份有限公司，
类型：实用新型
国别省市：31[中国|上海]