一种包含低延时模间触发器串行接口的封装控制器及封装控制组件制造技术

本实用新型专利技术公开一种用于闭环控制的封装控制器，包括两个一起封装在1个半导体封装中的两个模块。第一模块被优化用作数字电路，包括1个处理器、1个模数转换器、1个串行总线接口和1个序列发生器。第二模块被优化用作模拟电路，包括1个串行总线接口、多个采样/保持电路和1个模拟多路复用器。第一模块上的序列发生器使一系列多位值经过低延时串行总线串行通信至第二模块，由此控制模拟多路复用器生效位于第二模块的采样/保持信号。在序列发生器的控制下，第二模块同时获取多个电压值，然后逐一多路复用至第一模块上的模数转换器，用于转换成数字值。这种架构降低了复杂性和整个封装控制器的成本。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
一种包含低延时模间触发器串行接口的封装控制器及封装控制组件
[0001 ] 本
技术实现思路
主要涉及闭环控制应用的控制器，尤其是低成本闭环控制应用的控制器。
技术介绍
在基于微控制器闭环控制应用中，如对成本敏感的电机控制和多通道电源转换应用，微控制器一般包括I个模拟到数字转换器(ADC)和I个处理器。模数转换器用于取样正在受控系统的电压和/或电流。在一些应用中，因为这些测量值之间的关系非常重要，需要同时或者几乎同时取样。于是，在取得一组相关样本之后，对样本进行处理，计算得出I个控制输出随后将控制输出返回系统，达到控制系统的目的。整个闭环序列应当以相对快的速度执行，比如，每次执行的时间少于50微秒或更短。在传统方法中，要提供多个模数转换器，这样就可以并行测量所需的电压和电流。由于要负担提供多个模数转换器的成本，这通常是相当昂贵的解决方案。在另一个传统的方法中，微控制器包括单一但相对快的模数转换器。举个例子，这个模数转换器以每微秒I个样本的速度取样。每次取I个样本，连续取样，但由模数转换器的速度造成的取样之间的时间延迟是可以接受的。然而，在控制回路周期结束之前，由于连续取样，留给处理器作必要处理的时间更少。此外，处理器在每次执行ADC转换后通常被中断。处理器响应于被中断，处理器切换上下文，读取模数转换器的结果并存储，然后启动模数转换器执行下一轮模数转换，然后再切换返回上下文，恢复被中断前执行的处理任务。因为这些中断消耗处理周期，可能要求有相对快的处理器在剩余时间内执行处理器的计算任务。对一些成本敏感的应用而言，提供高速模数转换器和高速处理器可能相当昂贵。在另一个传统方法中，在冯诺依曼结构中提供I个直接存储器存取(DirectMemory Access，DMA)控制器，目的是卸下执行必须服务模数转换器任务的处理器。然而，直接存储器存取控制器与处理器争用主总线。争用总线将使控制环路软件设计出现不需要的复杂性。此外，直接存储器存取控制器通常是I个大型电路，为直接存储器存取控制器提供必需的总线仲裁器，将增加微控制器模块的尺寸。可采用哈佛结构，这样，直接存储器存取控制器就能在第二总线上服务模数转换器，同时处理器可在无其他设备争用总线的情况下使用主总线。但是提供带有额外总线的哈佛结构也相当昂贵。
技术实现思路
为了克服现有技术中存在的缺陷，本专利技术公开一种封装控制器包括第一模块和第二模块；封装控制器的第一模块包括一处理器、一第一端子、一模数转换器、一串行总线接口和一序列发生器，其中，该模数转换器被耦合从该第一端子接收一模拟信号，该序列发生器被耦合向该模数转换器提供一启动转换信号，且该序列发生器可由该处理器编程；封装控制器的第二模块包括一串行总线接口、一第一端子、多个米样/保持电路和一模拟多路复用器，其中，一串行总线时钟信号从该第一模块的串行总线接口通信至该第二模块的串行总线接口，该模拟多路复用器将该多个采样/保持电路中被选定电路的一输出导线与该第二模块的第一端子相耦合，来自该采样/保持电路的被选定电路的一信号通过该第二模块的第一端子和该第一模块的第一端子提供给位于该第一模块的模数转换器，一触发信号在该第一模块内生效，作为响应该序列发生器使一第一多位值从该第一模块的串行总线接口通信至该第二模块的串行总线接口，在第二模块上至少接收部分该第一多位值:1)使提供给多个采样/保持电路的一采样/保持信号生效，且2)决定哪一个采样/保持电路通过该模拟多路复用器与该第二模块的第一端子耦合，该触发信号生效与该采样/保持信号生效之间的延迟期少于八个串行总线时钟信号周期；封装包括第一模块和第二模块。该封装控制器的第一模块还包括一第二端子，该第二模块还包括一第二端子，该第一模块的第二端子被耦合至该第二模块的第二端子，该序列发生器使该第一多位值的一位值从该第一模块的串行总线接口传输至该第一模块的第二端子，该传输时间在该触发信号生效后的两个串行总线时钟信号周期之内。该封装控制器的第一多位值包括一采样/保持值和一模拟多路复用器设置值，该采样/保持值决定了该采样/保持信号的电平，该模拟多路复用器设置值决定哪一个采样/保持电路通过该模拟多路复用器与该第二模块的第一端子耦合。该封装控制器的模拟多路复用器设置值是一多位值；在该第二模块接收到该模拟多路复用器的全部设置值的延迟期内，该采样/保持信号生效。该封装控制器的第一模块还包括一数据缓存器；该模数转换器输出ADC输出值，该序列发生器控制将该ADC输出值存入该数据缓存器。该封装控制器的序列发生器使一第二多位值从该第一模块串行总线接口通信至该第二模块串行总线接口，该第二模块接收该第二多位值不会使该采样/保持信号的电平改变，但会改变该采样/保持电路中的某一个电路通过该模拟多路复用器与该第二模块的第一端子f禹合。该封装控制器的序列发生器由该处理器编程，并使用多个信号中被选定的一个信号作为该触发信号。该封装控制器的序列发生器由该处理器编程，使该采样/保持信号同步发送至每一个该采样/保持电路生效，控制该模拟多路复用器和该模数转换器，在采样/保持信号第二次生效之前，每一个该采样/保持电路均能获得ADC输出值，该序列发生器控制将获得的ADC输出值写入该数据缓存器。该封装控制器的序列发生器包括多个序列寄存器，每个序列寄存器包括一延迟设置域和一多位值域，该延迟设置域中存储的延迟值决定了转换信号生效前的延时，存储在该多位值域中的多位值由该序列发生器并行提供给该第一模块的串行总线接口。该封装控制器的第一多位值不被移入该第二模块中的任何移位寄存器。该封装控制器的第一多位值在该串行总线时钟信号的上升沿被移出该第一模块，该第二模块的串行总线接口包括多个触发器，在对应该串行总线时钟的下降沿，该第一多位值的每个位值被记入多个触发器中对应的触发器。该封装控制器的第一多位值在该串行总线时钟信号的下降沿被移出该第一模块，该第二模块的该串行总线接口包括多个触发器，在对应该串行总线时钟的上升沿，该第一多位值的每个位值被记入多个触发器中对应的触发器。该封装控制器的第一模块包括一第二串行总线接口，该第二模块包括一第二串行总线接口，该第一模块向该第二模块，通过该第一模块的第二串行总线接口，和该第二模块的第二串行总线接口通信复位指令，响应于对该第二模块串行总线接口收到复位指令，位于该第二模块的第二串行总线接口被复位。一种控制组件包括:多个采样/保持电路，布置于一第二模块上；一第二模块端子；一模拟多路复用器，布置于该第二模块内，用于控制性地耦合该多个采样/保持电路中被选定的一个电路与该第二模块端子；一数据缓存器，布置于一第一模块上；一模数转换器，布置于该第一模块上；一第一模块端子；和一装置，用于接收一触发信号和响应一从该第一模块串行通信至该第二模块的多位值，该装置将一串行总线时钟信号从该第一模块提供给该第二模块，该装置还:1)使提供给多个采样/保持电路的一采样/保持信号生效，且2)控制该模拟多路复用器，该多个采样/保持电路中选定一第一电路通过该第二模块端子和该第一模块端子与该模数转换器耦合，收到该触发信号与该采样/保持信号生效之间的延迟期少于8个串行总线时钟信号周期，该装置也使该模数转换器实现首次模数转换，输出第一个ADC输出值，并使该模本文档来自技高网...

【技术保护点】
一种封装控制器，其特征在于，包括：?第一模块，包括一处理器、一第一端子、一模数转换器、一串行总线接口和一序列发生器，其中，所述模数转换器被耦合从所述第一端子接收一模拟信号，所述序列发生器被耦合向所述模数转换器提供一启动转换信号，且所述序列发生器可由所述处理器编程；?第二模块，包括一串行总线接口、一第一端子、多个采样/保持电路和一模拟多路复用器，其中，一串行总线时钟信号从所述第一模块的串行总线接口通信至所述第二模块的串行总线接口，所述模拟多路复用器将所述多个采样/保持电路中被选定电路的一输出导线与所述第二模块的第一端子相耦合，来自所述采样/保持电路的被选定电路的一信号通过所述第二模块的第一端子和所述第一模块的第一端子提供给位于所述第一模块的模数转换器，一触发信号在所述第一模块内生效，作为响应所述序列发生器使一第一多位值从所述第一模块的串行总线接口通信至所述第二模块的串行总线接口，在第二模块上至少接收部分所述第一多位值：1)使提供给多个采样/保持电路的一采样/保持信号生效，且2)决定哪一个采样/保持电路通过所述模拟多路复用器与所述第二模块的第一端子耦合，所述触发信号生效与所述采样/保持信号生效之间的延迟期少于八个串行总线时钟信号周期；以及?封装包括第一模块和第二模块。...

【技术特征摘要】
2012.05.28 US 13/481,9211.一种封装控制器，其特征在于，包括: 第一模块，包括一处理器、一第一端子、一模数转换器、一串行总线接口和一序列发生器，其中，所述模数转换器被耦合从所述第一端子接收一模拟信号，所述序列发生器被耦合向所述模数转换器提供一启动转换信号，且所述序列发生器可由所述处理器编程； 第二模块，包括一串行总线接口、一第一端子、多个米样/保持电路和一模拟多路复用器，其中，一串行总线时钟信号从所述第一模块的串行总线接口通信至所述第二模块的串行总线接口，所述模拟多路复用器将所述多个采样/保持电路中被选定电路的一输出导线与所述第二模块的第一端子相耦合，来自所述采样/保持电路的被选定电路的一信号通过所述第二模块的第一端子和所述第一模块的第一端子提供给位于所述第一模块的模数转换器，一触发信号在所述第一模块内生效，作为响应所述序列发生器使一第一多位值从所述第一模块的串行总线接口通信至所述第二模块的串行总线接口，在第二模块上至少接收部分所述第一多位值:1)使提供给多个采样/保持电路的一采样/保持信号生效，且2)决定哪一个采样/保持电路通过所述模拟多路复用器与所述第二模块的第一端子耦合，所述触发信号生效与所述采样/保持信号生效之间的延迟期少于八个串行总线时钟信号周期；以及 封装包括第一模块和第二模块。2.如权利要求1所述的封装控制器，其特征在于，所述第一模块还包括一第二端子，所述第二模块还包括一第二端子，所述第一模块的第二端子被耦合至所述第二模块的第二端子，所述序列发生器使所述第一多位值的一位值从所述第一模块的串行总线接口传输至所述第一模块的第二端子，所述传输时间在所述触发信号生效后的两个串行总线时钟信号周期之内。3.如权利要求1所述的封装控制器，其特征在于，所述第一多位值包括一采样/保持值和一模拟多路复用器设置值，所述采样/保持值决定了所述采样/保持信号的电平，所述模拟多路复用器设置值决定哪一个采样/保持电路通过所述模拟多路复用器与所述第二模块的第一端子耦合。4.如权利要求3所述的封装控制器，其特征在于，所述模拟多路复用器设置值是一多位值；在所述第二模块接收到所述模拟多路复用器的全部设置值的延迟期内，所述采样/保持信号生效。5.如权利要求1所述的封装控制器，其特征在于，所述第一模块还包括一数据缓存器；所述模数转换器输出ADC输出值，所述序列发生器控制将所述ADC输出值存入所述数据缓存器。6.如权利要求1所述的封装控制器，其特征在于，所述序列发生器使一第二多位值从所述第一模块串行总线接口通信至所述第二模块串行总线接口，所述第二模块接收所述第二多位值不会使所述采样/保持信号的电平改变，但会改变所述采样/保持电路中的某一个电路通过所述模拟多路复用器与所述第二模块的第一端子耦合。7.如权利要求1所述的封装控制器，其特征在于，所述序列发生器由所述处理器编程，并使用多个信号中被选定的一个信号作为所述触发信号。8.如权利要求1所述的封装控制器，其特征在于，所述序列发生器由所述处理器编程，使所述采样/保持信号同步发送至每一个所述采样/保持电路生效，控制所述模拟多路复用器和所述模数转换器，在采样/...

【专利技术属性】
技术研发人员：徐青，
申请(专利权)人：技领半导体上海有限公司，技领半导体股份有限公司，
类型：实用新型
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