共享字线的分栅式闪存的擦除方法技术

本发明专利技术提出一种共享字线的分栅式闪存的擦除方法，所述闪存包括：半导体衬底；字线，设置于源极区域和漏极区域之间；第一存储位单元，位于字线与源极区域之间；第二存储位单元，位于字线与漏极区域之间，两个存储位单元分别具有第一控制栅、第一浮栅和第二控制栅、第二浮栅，两个控制栅具有间隔地分别设置于两个浮栅上；分别对字线、第一控制栅和第二控制栅施加电压，实现对第一存储位单元和第二存储单元的擦除，其中字线施加电压范围为７Ｖ至８Ｖ，第一控制栅上施加电压范围为－８Ｖ至－６Ｖ，第二控制栅上施加电压范围为－６Ｖ至－８Ｖ。本发明专利技术在擦除操作时降低位线上的电压，从而降低了隧穿氧化层的电场强度，进而改善闪存的耐用度。

【技术实现步骤摘要】

本专利技术涉及半导体领域的数据存储器，尤其涉及一种共享字线的分栅式闪存的擦 除方法。
技术介绍
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需 求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变 性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达 到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且 可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部 分市场份额，成为发展最快的非挥发性半导体存储器。现有的闪存在迈向更高存储密度的时 候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而 研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时 候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其 特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，然而，目前 的现有技术中，分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积增加，请 参考图1，图1是现有技术共享字线的分栅式闪存的结构示意图，从图上可以看出，该闪存 包括半导体衬底100，其上具有间隔设置的源极区域200和漏极区域300 ；字线400，设置 于所述源极区域200和漏极区域300之间；第一存储位单元500，位于所述字线400与所述 源极区域200之间；第二存储位单元600，位于所述字线400与所述漏极区域300之间，其中 所述两个存储位单元500、600与所述字线400之间由隧穿氧化层700隔开，所述两个存储 位单元500、600分别具有第一控制栅510、第一浮栅520和第二控制栅610、第二浮栅620， 所述两个控制栅510、610具有间隔地分别设置于所述两个浮栅520、620上。所述两个控制 栅510、610为多晶硅控制栅，所述两个浮栅520、620为多晶硅浮栅，所述字线400为多晶硅 选择栅，所述隧穿氧化层700为氧化硅层。为了擦除第一存储位单元500和第二存储位单元 600，现有技术采用的方法为在源极区域200、漏极区域300、第一控制栅510和第二控制栅 610上不施加电压，即电压为0，而在字线400上施加10V至12V的电压，在字线400和第一 控制栅510、第二控制栅610之间电压差的驱使下，电子分别从位于第一控制栅510之下的 第一浮栅520、位于第二控制栅610之下的第二浮栅620流向字线400，从而完成擦除的操 作。为了达到擦除的效果，该擦除方法需在字线400上施加10V以上的电压，在字线400上 施加较高的电压，会影响存储器中隧穿氧化层的电场强度增大，从而降低存储器的耐用度。
技术实现思路
本专利技术要解决的技术问题是提供一种擦除方法，解决共享字线的分栅式闪存在擦3除过程中因字线施加电压过大而引起隧穿氧化层的电场强度增大的问题。为了实现上述目的，本专利技术提出一种，所述闪 存包括半导体衬底，其上具有间隔设置的源极区域和漏极区域；字线，设置于所述源极区 域和漏极区域之间；第一存储位单元，位于所述字线与所述源极区域之间；第二存储位单 元，位于所述字线与所述漏极区域之间，其中所述两个存储位单元与所述字线之间由隧穿 氧化层隔开，所述两个存储位单元分别具有第一控制栅、第一浮栅和第二控制栅、第二浮 栅，所述两个控制栅具有间隔地分别设置于所述两个浮栅上；所述擦除方法包括分别对 所述字线、所述第一控制栅和所述第二控制栅施加电压，实现对所述第一存储位单元和所 述第二存储单元的擦除，其中所述字线施加电压范围为7V至8V，所述第一控制栅上施加电 压范围为-8V至-6V，所述第二控制栅上施加电压范围为-6V至-8V。可选的，在所述字线、所述第一控制栅和所述第二控制栅上施加电压分别为 7V、-8V 禾口 -8V。可选的，在所述字线、所述第一控制栅和所述第二控制栅上施加电压分别为 8V、-7V 和-7V。可选的，在所述字线、所述第一控制栅和所述第二控制栅上施加电压分别为 7V、-7V 和-7V。可选的，在所述字线、所述第一控制栅和所述第二控制栅上施加电压分别为 8V、-6V 禾口 -6V。可选的，所述第一控制栅和所述第二控制栅为多晶硅控制栅。可选的，所述第一浮栅和所述第二浮栅为多晶硅浮栅。可选的，所述字线为多晶硅选择栅。可选的，所述隧穿氧化层为氧化硅层。本专利技术的有益效果主要表现在本专利技术提供 的通过在第一控制栅和第二控制栅上施加负电压，在保 证擦除所需电压差不低于现有技术中电压差的基础上，大大降低了施加于位线上所需的电 压，从而避免了因位线上施加电压过大而引起隧穿氧化层的电场强度增大的问题，提高了 闪存的耐用度。附图说明图1是现有技术共享字线的分栅式闪存的结构示意图。图2是本专利技术和现有技术电流平稳度的效果 对比图。图3是本专利技术擦除前后电流对比图。图4是现有技术中闪存擦除前后电流对比图。具体实施例方式下面结合附图，对本专利技术做进一步的阐述。本专利技术提出一种，所述闪存包括半导体衬底， 其上具有间隔设置的源极区域和漏极区域；字线，设置于所述源极区域和漏极区域之间；4第一存储位单元，位于所述字线与所述源极区域之间；第二存储位单元，位于所述字线与所 述漏极区域之间，其中所述两个存储位单元与所述字线之间由隧穿氧化层隔开，所述两个 存储位单元分别具有第一控制栅、第一浮栅和第二控制栅、第二浮栅，所述两个控制栅具有 间隔地分别设置于所述两个浮栅上，所述第一控制栅和所述第二控制栅为多晶硅控制栅， 所述第一浮栅和所述第二浮栅为多晶硅浮栅，所述字线为多晶硅选择栅，所述隧穿氧化层 为氧化硅层。上述共享字线的分栅式闪存的结构和现有技术的结构一样，可以参考背景技 术中对图1的详细说明，下面，着重介绍本专利技术。在
技术介绍
中提到，现有的擦除方法是在源漏极以及两个控制栅上不施加电压， 只在字线上施加擦除电压，为了达到擦除的效果，在字线和控制栅之间的电压差一般不能 低于10V，因此，字线上的电压值也应在10V以上，字线上较高的电压会形成较强的电场，导 致擦除后，闪存内电流的平稳度降低，从而影响闪存的耐用度。针对上述问题，本专利技术提出了一种，即分别对 所述字线、所述第一控制栅和所述第二控制栅施加电压，实现对所述第一存储位单元和所 述第二存储单元的擦除，其中所述字线施加电压范围为7V至8V，所述第一控制栅上施加电 压范围为-8V至-6V，所述第二控制栅上施加电压范围为-6V至-8V。本专利技术和现有技术的区别在于，本专利技术对第一 控制栅和第二控制栅上施加负电压，在不影响擦除效果的前提下，可以降低字线上的电压。下面，请参考几个实施例。实施例一在字线上施加7V的电压，在第一控制栅和第二控制栅上均施加-8V的 电压，之间的电压差均达到15V，满足擦除的要求，同时也降低了字线上所施加的电压。实施例二 在字线上施加8V的电压，在第一控制栅和第二控制栅上均施加-7V的 电压，之间的电压差均达到15V，满足擦除的要求，同时也降低了字本文档来自技高网...

【技术保护点】
一种共享字线的分栅式闪存的擦除方法，所述闪存包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域；字线，设置于所述源极区域和漏极区域之间；第一存储位单元，位于所述字线与所述源极区域之间；第二存储位单元，位于所述字线与所述漏极区域之间，其中所述两个存储位单元与所述字线之间由隧穿氧化层隔开，所述两个存储位单元分别具有第一控制栅、第一浮栅和第二控制栅、第二浮栅，所述两个控制栅具有间隔地分别设置于所述两个浮栅上；其特征在于所述擦除方法包括：分别对所述字线、所述第一控制栅和所述第二控制栅施加电压，实现对所述第一存储位单元和所述第二存储单元的擦除，其中所述字线施加电压范围为７Ｖ至８Ｖ，所述第一控制栅上施加电压范围为－８Ｖ至－６Ｖ，所述第二控制栅上施加电压范围为－６Ｖ至－８Ｖ。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾靖，胡剑，孔蔚然，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]