闪存的擦除方法、读取方法及编程方法技术

本发明专利技术涉及半导体器件领域，公开了一种闪存的擦除方法、读取方法及编程方法。本发明专利技术中，该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，位线电位为4V～6V，字线电位为-7V～-10V；在执行读取操作时，设置每个扇区的所述N型阱的电位为VCC，所述被选中进行读取的闪存单元的位线电位为VCC，源线电位为0V；在执行编程操作时，设置被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，字线电位为VCC+6V～VCC+9V。通过充分考虑芯片的生产工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素后，制定出了优化的适用于NOR型嵌入式2T?PMOS闪存的擦除、读取和编程条件。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体器件领域，公开了一种。本专利技术中，该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，位线电位为4V～6V，字线电位为-7V～-10V；在执行读取操作时，设置每个扇区的所述N型阱的电位为VCC，所述被选中进行读取的闪存单元的位线电位为VCC，源线电位为0V；在执行编程操作时，设置被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，字线电位为VCC+6V～VCC+9V。通过充分考虑芯片的生产工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素后，制定出了优化的适用于NOR型嵌入式2T?PMOS闪存的擦除、读取和编程条件。【专利说明】
本专利技术涉及半导体器件领域，特别涉及一种闪存的擦除、读取和编程技术。
技术介绍
嵌入式闪存(EmbeddedFlash Memory)通常以 IP 核(IntellectualPropertyCore,知识产权核)的形式被整合进系统级芯片，比如手机的SIM-card (SIM为SubscriberIdentity Module的缩写,指客户识别模块)芯片、智能银行卡芯片等。由于这一特性,故称为“嵌入式”，以区别于单独闪存(Stand-alone Flash Memory)形成的产品。嵌入式闪存阵列通常采用或非型(简称NOR型)架构(如图1所示)，从而保证能够进行随机读取(Random Access)。图1中的BL是Bit Line的简称,通常称为“位线”,用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在图1所示的电路架构下，可以通过控制位线、字线和源线的配合，实现对任意一个闪存单元的读取。以 NMOS (Negative channel-Metal-Oxide-Semiconductor, N 型金属氧化物半导体)闪存为例，如果要读取图1中圆圈标记的闪存单元的数据，可以将其对应的字线电位拉高(其余字线接地)，同时把这一闪存单元对应的位线拉高(其余位线接地)，所有源线接地。这样，只有圆圈标记的闪存单元的数据可以输出(其余单元要么栅极电位接地无法开启，要么位线与源线同时接地没有压差)。专利号为US5912842的美国专利公开了一种2T PMOS闪存，该闪存存储数据的闪存单兀包括相互串联的选择栅 PMOS (Positive Channel Metal Oxide Semiconductorc,P型金属氧化物半导体)晶体管和具有浮栅的控制栅PMOS晶体管。其中，PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk),通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)；选择栅晶体管(SelectGate Transistor)通常与控制栅晶体管串联，共同形成“2T闪存单元”，通过选择栅晶体管，可以选定或者取消对选定固定地址的闪存单元的操作；控制栅晶体管(Control GateTransistor)指通常意义上存储“0/1”的单元，通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“O”或“I”;浮栅(Floating Gate)通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构，在上述嵌入式2T PMOS闪存中，浮栅与控制栅之间采用氧化物-氮化物-氧化物绝缘薄膜隔离、浮栅与硅衬底之间采用氧化物绝缘薄膜隔离，浮栅本身是N型或者P型掺杂的多晶硅，可用来存储电荷，从而改变控制栅PMOS晶体管的电学特性。擦除操作通常指在闪存产品中代表“擦除数据”的操作。针对本专利技术涉及的嵌入式PMOS闪存，编程操作主要是利用沟道FN (Fowler-Nordheim,富雷一诺特海姆，即Fowler和Nordheim两个人的名字的简称)隧穿效应将存储在浮栅中的电子抽出，从而使得控制栅晶体管的阈值电压升高，外部电路在读取时反映为数据“I”。编程操作通常指在闪存产品中代表“写入数据”的操作。针对本专利技术涉及的嵌入式PMOS闪存，编程操作主要是利用BBHE (带-带隧穿热电子注入)效应将电子注入浮栅，从而使得控制栅晶体管的阈值电压降低，外部电路在读取时反映为数据“O”。擦除扰动(Erase Disturb)指在擦除某些地址的数据时，导致其它地址的数据被篡改的现象。读取扰动(Read Disturb)指在读取某个地址的数据时，导致其它地址的数据被篡改的现象。编程扰动(PIOgram Disturb)指在编程某个地址的数据时，导致其它地址的数据被篡改的现象。要实现闪存的擦除、读取及编程等操作，需要其操作条件能够匹配器件的特征参数、满足器件的性能要求并同时避免对闪存产品可靠性产生的负面影响。一组优化的操作条件的产生，需要耗费巨大的时间和资金成本，充分考虑芯片生产工艺、芯片电路设计、闪存器件特性、芯片质量和芯片成本等诸多因素的影响。
技术实现思路
本专利技术的目的在于提供一种，在充分考虑了芯片的生成工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素的影响后，制定出了优化的适用于NOR型嵌入式2TPM0S闪存的擦除、读取和编程条件。为解决上述技术问题，本专利技术的实施方式公开了一种闪存的擦除方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；选择栅PMOS晶体管的栅极氧化层厚度为8nm?I lnm，沟道长度为IOOnm?300nm ；控制栅PMOS晶体管的栅极氧化层的厚度为8nm?llnm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为IOnm?20nm,沟道长度为IOOnm?300nm ；该擦除方法包括以下步骤:在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V?12V，第一控制线的电位为4V?6V，第二控制线的电位为-1OV?-7V ；上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。本专利技术的实施方式还公开了一种闪存的读取方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；该读取方法包括以本文档来自技高网...

【技术保护点】
一种闪存的擦除方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；所述选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm；所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物?氮化物?氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm；所述擦除方法包括以下步骤：在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，第一控制线的电位为4V～6V，第二控制线的电位为?10V～?7V；所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。

【技术特征摘要】

【专利技术属性】
技术研发人员：张有志，陶凯，
申请(专利权)人：芯成半导体上海有限公司，
类型：发明
国别省市：