【技术实现步骤摘要】
本专利技术涉及一种半导体存储器的辅助电路，更具体地说，是关于电可擦除(擦抹)可编程序的只读存储器的数据读出放大器的平衡对称式输入电路。图1中常规EEPROM其一个基本存储单元，包括一选择晶体三极管101和与其串联的一只浮置栅晶体三极管102。由8位这样的基本存储单元构成一个字节100，一只字节选择晶体三极管103对浮置栅晶体三极管102的控制栅极104提供偏压CG，浮置栅晶体三极管的源极都连接一公共接点CS，在EEPROM的存储单元处于不同操作模式，例如编程、擦抹和读操作期间，公共接点CS被偏置于不同电平，所有单元选择晶体三极管101和字节选择晶体三极管103的栅极都连接到字线WL节点，每个存储单元的漏极连接相应位线BL0-BL7，并分别连通每一存储单元。常规的EEPROM允许每个存储单元藉助选择晶体三极管对每个字节进行编程序，电闪式EEPROM(图2)200通常是由浮置栅晶体三极管201来构成，为了减少存储单元的面积并因此缩小芯片尺寸而没有像常规EEPROM那样用选择晶体三极管和字节选择晶体三极管。所有浮置栅晶体三极管的栅极都连接一公共字线WL和所有的源极...
【技术保护点】
一种用于非挥发性存储器的平衡对称式读出放大电路，包括：至少一只分差放大器，其有两个输入端；至少有二根数据线，一为奇位数据线，另一为偶位数据线，分别连接该分差放大器的两个输入端；其特征在于：ａ．存储单元阵列至少有一个存储单元组，存 储单元组中的位线分成奇数位线和偶数位线；ｂ．对应每一根位线设一只列乘法器电路，并定义为奇数列乘法器电路和偶数列乘法器电路，奇数位线经奇数列乘法器电路连接奇位数据线，偶数位线经偶数列乘法器电路连接偶位数据线；ｃ．设有至少二根字线，一为 奇位字线，连接所有的奇数列乘法器电路的控制端，另一为偶位字线，连接所有的偶数列乘...
【技术特征摘要】
1.一种用于非挥发性存储器的平衡对称式读出放大电路，包括至少一只分差放大器，其有两个输入端；至少有二根数据线，一为奇位数据线，另一为偶位数据线，分别连接该分差放大器的两个输入端；其特征在于a.存储单元阵列至少有一个存储单元组，存储单元组中的位线分成奇数位线和偶数位线；b.对应每一根位线设一只列乘法器电路，并定义为奇数列乘法器电路和偶数列乘法器电路，奇数位线经奇数列乘法器电路连接奇位数据线，偶数位线经偶数列乘法器电路连接偶位数据线；c.设有至少二根字线，一为奇位字线，连接所有的奇数列乘法器电路的控制端，另一为偶位字线，连接所有的偶数列乘法器电路的控制端；d.至少在存储单元阵列的适当处设一根平行且阻抗与位线匹配的仿真位线，并相应与其连接的一只参照电流源以及一只奇数仿真列乘法器电路和一只偶数仿真列乘法器电路，该仿真位线经奇数仿真列乘法器电路连接奇位数据线，而经偶数仿真列乘法器电路连接偶位数据线，以及奇、偶数仿真列乘法器电路的控制极分别连接仿真奇、偶控制线。2.如权利要求1所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的至少一根平行且阻抗与位线匹配的仿真位线布设在存储单元阵列的一端边缘或阵列中央。3.如权利要求1或2所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元阵列为一个单独的矩阵，其中的存储单元的位线以奇、偶交替排列，与之相应的列乘法器电路也以奇、偶交替排列，并分别经相应的列乘法器电路后的位线也交替连接相应的奇、偶位数据线。4.如权利要求1或2所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储阵列为一个单独的矩阵，其中的存储单元位线分成奇、偶组位线交替排列，相应地，列乘法器电路也以奇、偶组交替排列，并分别经相应的列乘法器电路后的位线也以奇、偶组交替连接奇位数据线、偶位数据线。5.如权利要求4所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元奇、偶组位线系指以2根或4根或8根或16根或32根位线构成的奇、偶组位线。6.如权利要求1～5中任意一权项所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的2根奇、偶位数据线沿着所说存储单元阵列的边缘布设。7.如权利要求6所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于列地址译码产生四个列选择信号COLADD-ODD、COLADD-EVEN、DUMMY-ODD和DUMMY-EVEN。8.如权利要求1或2所述的...
【专利技术属性】
技术研发人员：刘卫华，
申请(专利权)人：芯成半导体上海有限公司，
类型：发明
国别省市：31[中国|上海]
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