用于擦除闪速存储器的方法和装置制造方法及图纸

一种可减少在隧道氧化物中被捕获的空穴的擦除非易失性存储器器件的方法和装置。为避免当空穴在闪存的隧道氧化物中被捕获时发生的应力感应泄漏电流（ＳＩＬＣ），建议采用下面的擦除方法。擦除分为源擦除（源极５伏，栅极－１０伏）和信道擦除（源极０伏，栅极－１２到－１５伏）。增加的负电压（－１２到－１５伏）可由电压源静态提供或由“负门自举”或电容电压提升提供。在电压提升时，从源擦除转换到信道擦除（以毫秒间隔将源级从５伏快速切换到０伏）将栅极电容耦合大约－１５伏。当字线驱动器的寄生电容比存储器晶体管的源极和控制栅极间的电容低时，增进了电压提升；当字线驱动器的漏极漏损为低时，进一步增进电压提升（ＧＩＤＬ：栅极诱导的漏极漏损）。采用ＬＤＤ（轻度掺杂漏极）和低ｋ值绝缘栅极隔离物。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及用于擦除非易失性存储器器件的方法和装置，且尤其涉及用于可减少闪速存储单元隧道氧化物(tunnel oxide)中捕获空穴数量的非易失性存储器器件存储阵列的擦除操作。
技术介绍
图1阐明传统闪速存储单元100的横截面视图。存储单元100包括基片103、电源104、控制门108、被二氧化硅(SiO2)的绝缘层电隔离的浮栅(floatinggate)106，以及漏极112。这样，存储单元100基本上是附加浮栅的n信道晶体管。对浮栅106的电存取仅出现在周围SiO2层和电源104、漏极112、信道105，以及控制门108的电容器网络中。由于内在的Si-SiO2能障高度，任何存在于浮栅106上的电荷被保持了，这就导致存储单元的非易失性特性。对闪速存储单元进行编程意味着电荷(如电子)被附加到浮栅106上。加上漏极对电压的高的偏移电压，连同高的控制门电压。门电压倒转信道，同时漏极偏移对朝漏极前进的电子进行加速。在横穿信道的进程中，某些电子将经历与硅晶格的碰撞，且变成重定向到Si-SiO2界面。借助于由门电压产生的场，某些这些电子将横穿氧化物且变成附加到浮栅。在编程完成之后，被附加到浮栅的电子增加单元的阈值电压。编程是选择性操作，这在每个单独的单元上执行。读取闪速存储单元随后出现。关于已经被编程的单元，单元的开启电压Vt被浮栅上增加的电压提升。通过加上控制门电压并监控漏极电流，在单元浮栅上具有电荷的单元和不具有电荷的单元之间的差异可被确定。读放大器将单元漏极电流与参考单元(通常是在制造测试阶段被编程到参考水平的闪速单元)的电流进行比较。与参考单元相比，被擦除的单元具有更多的单元电流，因此是逻辑“1”，而被编程的单元吸取比参考单元少的电流，其是逻辑“0”。擦除闪速存储器意味着电子(电荷)被从浮栅106移除。通过将电压立即加到许多单元上而执行擦除闪速存储器，这样以使单元在“闪存”中被擦除了。闪速存储器中典型的擦除操作可通过这样的方式而执行，即将正电压加到电源104，将负电压或大地电压加到控制门108，且保持存储单元的基片102接地。漏极112允许浮动。在这样的条件下，高的电场(8-10MV/cm)存在于浮栅和电源之间。源连接(source junction)在擦除阶段经历选通二极管条件，且设法通过隧道穿过SiO2的第一少数埃(the first few angstroms)的电子然后被扫到电源中。在已经完成擦除之后，电子就已经从浮栅移除了，这减少单元阈值电压Vt。虽然编程对每个单独单元而言是选择性的，但是擦除不是这样的，因为许多单元是被同时擦除的。闪速存储器中的应力感应泄漏电流(SILC)出现在当存在反常低电压处的从浮栅到其周围的绝缘氧化物的隧道的时候。这可能是由变成被捕获在闪速存储单元的隧道氧化物中的空穴产生的，这是在存储单元已经通过读、写和擦除操作的多次循环之后，如“被加压”，且这可严重的使存储器的性能退化。SILC向闪速存储器器件的设计者和制造者提出主要挑战，且随着器件尺寸继续被减少且该浮栅周围的绝缘氧化物被制作得更薄，这将甚至提出更大的挑战。已经提出了不同的解决方案来处理SILC问题。例如，已经提出了三阱信道擦除闪速存储器(a triple well channel erase flash memory)，其中，存储单元被制作在P-阱内部，即依次在N-阱内部。遗憾的是，三阱构造增加过程复杂度和存储器区域。这样，如器件被循环一样减少SILC的闪速存储单元方法和装置是有必要的。鉴于本领域熟练的技术人员在读过并理解本说明书时会明显认识到的上述原因以及在下文中阐明的附加理由，有必要在本领域中提出用于擦除闪速存储器的改善方法和装置。本专利技术处理了上面提到的传统闪速存储器问题和其它问题，这至少是部分的，且这将通过读取并研究下面的说明书后而被理解。附图说明图1是优先领域闪速存储单元的框图。图2示出本专利技术实施例闪速存储器的简化示意图。图3是示出闪速存储器传统源擦除操作脉冲序列范例的图表。图4是示出来自闪速存储单元阵列上连续擦除程序循环模拟应用的应力感应泄漏电流(SILC)的图表。图5是示出关于建造在示出信道擦除额外步骤的三(triple)阱内部的闪速存储器擦除操作的脉冲序列优先领域范例的图表。图6是根据本专利技术，示出关于闪速存储器擦除操作以抵消(neutralize)被捕获空穴的脉冲序列的范例的图表。图7A是根据本专利技术，示出关于闪速存储器擦除操作，以抵消不需要较高负电压源的被捕获空穴的脉冲序列的范例的图表。图7B是根据本专利技术，示出关于闪速存储器擦除操作的脉冲序列的附加范例的图表。图7C是示出关于闪速存储器擦除操作的脉冲序列的附加范例的图表。图8是具有P信道字线驱动器的闪速存储器的简化示意图。图9是示出相关寄生电容构件的P信道晶体管的侧剖面图。尽管这样，我们已经阐明了使用特定电子构件的不同实施例，这将被本领域普通的技术人员所理解，其它的电路元件可被用来实现本专利技术，且本专利技术并不局限于说明电路元件的布置。而且，在本领域中我们也可理解的是，除闪速存储器电路之外，本专利技术还可被应用于器件中的擦除存储器。因此，本专利技术不局限于用于擦除闪速存储器的方法和装置。具体实施例方式图1示出传统浮栅存储单元100，其包括n+类型源104、类型信道105、n+类型漏极112，以及类型基片102。浮栅106被夹在绝缘电介质层110和信道105上的薄隧道氧化物114之间。浮栅106是闪速存储器中的存储器存储元件，且其与存储单元的其它元件保持电绝缘。控制门108位于绝缘电介质110上，并且其定位在浮栅106上。图2示出本专利技术闪速存储器200的简化示意图。闪速存储器200包括控制电路202，其用于控制诸如读、写和擦除这样的存储器操作、列译码器204、读放大器/位线驱动器206、列复用器218、字线212、存储器阵列210、位线208，以及具有字线驱动器216的行译码器214。图3中阐明了用于传统闪速存储器擦除操作的电压脉冲序列的例子。如可看到的，源-漏极电压被增加到大约5到6V，而同时门基片电压减少到大约-10V。这个电压差被保持约10ms，然后被突然放电到零。电压值的组合包括浮栅106和源104之间隧道氧化物114上的电场，其导至将电子驱动到离开浮栅106的隧道，并有效的擦除存储单元。然而，与此同时，体102和源104之间连接上的反偏压将空穴注入到隧道氧化物114上，且某些这些空穴变成被捕获在隧道氧化物114上。某些被捕获的空穴在擦除操作的结尾和/或在后续编程之后保持未中和状态(unneutralized)。被捕获在隧道氧化物114中的空穴可有效的减少低电场(low-field)电子从浮栅106注入到隧道氧化物114中的势垒，这样就促使SILC和与SILC相关的充电损耗(charge loss)，或者关于闪存单元的增益。图4中示出具有多晶硅1门、并行连接的4096闪速存储单元阵列中的SILC范例。曲线201示出隧道I-V特性(IP1对VP1)，这是关于具有基片和接地源的负电压处阵列的闪速存储单元的多晶硅1门的电压扫描(V-扫描)中的新的、未受应力的阵列(a fresh，unstressed array)。如曲线201所证明的，泄漏电本文档来自技高网...

【技术保护点】
擦除包含控制门、浮动门、源、漏极和基片的非易失性存储单元的方法，所述方法包含：在擦除周期内相对于公用电压将负电压脉冲供给到所述控制门；在持续时间比所述擦除周期短的第二周期内相对于所述公用电压将正电压脉冲供给到所述源；以及 在所述第二周期的结尾对所述正电压脉冲进行放电，其特征在于在所述第二周期结尾对所述正电压脉冲进行放电有效的增加所述负电压脉冲的量。

【技术特征摘要】
【国外来华专利技术】US 2002-5-29 10/159,8851.擦除包含控制门、浮动门、源、漏极和基片的非易失性存储单元的方法，所述方法包含在擦除周期内相对于公用电压将负电压脉冲供给到所述控制门；在持续时间比所述擦除周期短的第二周期内相对于所述公用电压将正电压脉冲供给到所述源；以及在所述第二周期的结尾对所述正电压脉冲进行放电，其特征在于在所述第二周期结尾对所述正电压脉冲进行放电有效的增加所述负电压脉冲的量。2.权利要求1所述的方法进一步包含关于所述负和正电压脉冲而调节所述时间长度，以获取源擦除和信道擦除的相对基值(contribution)，以获取数据保持和擦除速率之间的期望平衡。3.权利要求2所述的方法进一步包含调节源擦除和信道擦除的相对基值，以通过擦除算法获取数据保持和擦除速率之间的期望平衡。4.如权利要求3所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡在制造过程中是可配置的。5.如权利要求3所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡可由用户调节。6.如权利要求1所述的方法，其特征在于所述第二周期比所述擦除周期短大约2ms。7.如权利要求1所述的方法，其特征在于所述负电压脉冲的增加量大于3伏。8.擦除包含各个源、漏极、浮动门和控制门的存储器中非易失性存储单元的方法，所述方法包含在第一时间开始时将相对公用电压的负电压加到一个或多个所述单元的所述控制门；在与所述第一时间约同一时间的开始处，将相对所述公用电压的正电压加到每个所述一个或多个单元的所述源；在出现在所述第一时间之后的第二时间处对所述正电压进行放电，在所述第二时间处增加所述负电压；以及在出现在所述第二时间之后的第三时间处对所述负电压进行放电。9.如权利要求8所述的方法，其特征在于在第二时间处的负电压增长被所述第二时间处的所述正电压脉冲的快速放电影响，这样以使其耦合到所述控制门。10.如权利要求8所述的方法，其特征在于通过使用具有与字线电容相比而言低的寄生漏极电容的字线驱动晶体管而有效增加了所述负电压的振幅。11.如权利要求10所述的方法，其特征在于通过调节所述字线驱动晶体管的掺杂浓度而获取所述低的寄生漏极电容。12.如权利要求11所述的方法，其特征在于调节所述字线驱动晶体管的掺杂浓度包含降低所述字线驱动晶体管的漏极、所述漏极附近的信道区域，或者两者的所述掺杂浓度。13.擦除包含各个源、漏极、浮动门和控制门的非易失性存储单元的方法，所述方法包含在第一时间的开始将相对公用电压的第一极电压加到一个或多个所述单元的所述控制门；在大约所述第一时间的开始将相对公用电压的第二极电压加到每个所述一个或多个单元的所述源；在所述第一时间之后出现的第二时间处对所述第二极电压进行放电；在所述第二时间的开始允许所述第一极电压浮动；以及在所述第二时间之后至少两微秒的第三时间处对所述第一极电压进行放电。14.如权利要求13所述的方法，其特征在于所述第一极是负的，且所述第二极是正的。15.如权利要求13所述的方法，其特征在于所述第一电压在4和6V之间。16.如权利要求15所述的方法，其特征在于所述第二电压在-8V和-13V之间。17.如权利要求13所述的方法，其特征在于通过使用具有与字线电容相比而言低的寄生漏极电容的字线驱动晶体管而有效增加了所述负电压的振幅。18.如权利要求17所述的方法，其特征在于所述字线驱动晶体管的寄生漏极电容通过轻微的掺杂所述字线驱动晶体管而被降低了。19.如权利要求17所述的方法，其特征在于所述字线驱动晶体管的寄生漏极电容通过包括门隔离物而被降低了。20.如权利要求13所述的方法进一步包含使用具有低漏极泄漏的字线驱动晶体管，以减少在所述第二极电压的放电之后的所述第一极电压的放电。21.擦除包含控制门、浮动门、源、漏极和基片的非易失性存储单元的方法，所述方法包含在第一预定周期内将正电压加到相对公用电压的源；将负电压加到相对所述公用电压的所述控制门；在所述第一预定周期的结尾对所述正电压进行放电；在所述第一预定周期的结尾使所述负电压的任何电压规则失去作用；以及在超出所述第一预定周期结尾，由预定延迟周期来扩展对所述负电压的所述放电时间。22.如权利要求21所述的方法，其特征在于所述负电压的所述增长在所述预定延迟周期阶段，通过在所述第一预定周期的结尾对所述正电压进行快速放电而受到影响。23.如权利要求21所述的方法，其特征在于所述预定延迟阶段的所述负电压的振幅通过使用具有比字线电容低的寄生漏极电容的字线驱动器晶体管而增长了。24.如权利要求21所述的方法，其特征在于所述空穴在所述预定延迟周期阶段...

【专利技术属性】
技术研发人员：A米尼，C陈，
申请(专利权)人：微米技术股份有限公司，
类型：发明
国别省市：US[美国]