提高分栅式闪存耐用性的擦除方法技术

本发明专利技术提供一种提高分栅式闪存耐用性的擦除方法，包括：在所述源极区域、漏极区域的字线加不为零的电压ＶＢＬ，在所述字线上加电压ＶＷＬ＝Ｖ０＋０．６＊ＶＢＬ，所述第一控制栅、第二控制栅空接，其中Ｖ０为当源极区域、漏极区域接地时闪存的擦除电压。本发明专利技术提出的擦除方法，在保证闪存的擦除功能的前提下，减少了隧穿氧化层在擦除过程中造成的缺陷，从而提高了闪存的耐久性。

【技术实现步骤摘要】

本专利技术涉及半导体领域的数据存储器的擦除方法，尤其涉及一种共享字线的分栅式闪存的擦除方法。
技术介绍
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的 需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非 易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开 关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电 可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储 器的大部分市场份额，成为发展最快的非挥发性半导体存储器。 然而现有的闪存在迈向更高存储密度的时候，通常利用縮小器件尺寸来提高存储 密度，分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独 特的性能优势。 如何提高分栅式闪存在各种编程过程中的耐用性为业界较为关注的问题。
技术实现思路
本专利技术提出一种提高分栅式闪存耐用性的擦除(Erase)方法，其能够在保持芯片 的擦除功能不变的前提下，有效地分栅式闪存的耐用性。 为了实现上述目的，本专利技术提出一种，所述闪存包括半导体衬底，其上具有间隔设置的源极区域和漏极区域，所述源极区域和漏极区域分别设置有位线；字线，设置于所述源极区域和漏极区域之间；第一存储位单元，位于所述字线与所述源极区域之间，所述第一存储位单元具有间隔设置的第一控制栅和第一浮栅；第二存储位单元，位于所述字线与所述漏极区域之间，，所述第二存储位单元具有间隔设置的第二控制栅和第二浮栅；其中所述两个存储位单元与所述字线之间、以及所述字线和所 述半导体衬底之间均由隧穿氧化层隔开，其特征在于，所述擦除方法包括在所述源极区域、漏极区域的字线加不为零的电压V^，在所述字线上加电压Vi = V。+0. 6*VBy所述第一控 制栅、第二控制栅空接，其中V。为当源极区域、漏极区域接地时闪存的擦除电压。 可选的，对所述源极区域、漏极区域施加电压为1V、对所述字线施加电压为 11. 6V。 可选的，所述两个控制栅为多晶硅控制栅，所述两个浮栅为多晶硅浮栅，所述字线 为多晶硅选择栅。 可选的，所述隧穿氧化层为氧化硅层。 本专利技术一种的有益技术效果为本专利技术提供的 擦除方法，通过减少在字线上所施加的电压，较大程度地减小闪存芯片的氧化层所承受的电压，减缓氧化层由于高能电子注入所造成的晶格缺陷，进而提高闪存芯片整体的耐用性。附图说明 图1为本专利技术中分栅式闪存的剖面结构示意图。 图2为通常的擦除方法中对闪存的各部分加电压的示意图。 图3为本专利技术较佳实施例的擦除方法中对闪存的各部分加电压的示意图。 图4为存储位单元上所加不同的电压与闪存中各个位置所承受的电压的关系曲线。 图5为闪存处于不同加压条件下沟道内电流的数值曲线。 图6为闪存处于不同加压条件下字线与沟道之间电压的数值曲线。 图7为闪存在第一条件和本专利技术较佳实施例的擦除方法下的耐久性验证曲线。具体实施例方式下面结合附图对本专利技术的一种做进一步的阐述。 首先，请参考图l，图1为本专利技术中分栅式闪存的剖面结构示意图。 从图1可以看出，分栅式闪存包括半导体衬底100，其上具有间隔设置的源极区域200和漏极区域300 ;字线400，设置于所述源极区域200和漏极区域300之间，所述源极区域200和漏极区域300分别设置有位线(图未示)；第一存储位单元500，位于所述字线400与所述源极区域200之间，所述第一存储位单元500具有间隔设置的第一控制栅510和第一浮栅520 ;第二存储位单元600，位于所述字线400与所述漏极区域300之间，所述第二存储位单元600具有间隔设置的第二控制栅610和第二浮栅620，其中所述两个存储位单元500、600与所述字线400之间由隧穿氧化层700隔开所述两个控制栅510、610为多晶硅控制栅，所述两个浮栅520、620为多晶硅浮栅，所述字线400为多晶硅选择栅，所述隧穿氧化层700为氧化硅层。 当对闪存进行擦除处理时，在字线400与两个存储位单元500、600之间形成压差，从而在闪存中形成沟道，两个浮栅520、620上的电子电荷通过该沟道释放，从而实现闪存的擦除。 图2为通常的擦除方法中对闪存的各部分加电压的示意图。 如图2所示，通常的擦除方法例如是在字线400上加电压Vi = V。，其中V。的数值为闪存的擦除电压，例如为11V ;源极区域200、漏极区域300空接，即VBL1 = 0V， VBL2 = OV ;第一控制栅510、第二控制栅610空接，即Vra = 0V， Vra2 = 0V。 这种情况下，隧穿氧化层700承受的电压为沟道两端的电压，<formula>formula see original document page 4</formula> 当然，计算式(1)中的VBU也可以是V^。 在隧穿氧化层700承受的电压的同时，电子电荷可能会停留在隧穿氧化层700中，从而形成隧穿氧化层700的缺陷，造成隧穿氧化层700快速老化，进而影响整个闪存的耐久性。这种效应是与隧穿氧化层700承受的电压大小呈正比的。 图3为本专利技术较佳实施例的擦除方法中对闪存的各部分加电压的示意图。 如图3所示，本专利技术中的擦除方法是在源极区域200、漏极区域300加不为零的电压V， VBL1 = VBL2 = VBL # O，其中例如VBL为IV ;在字线400上加电压VWL = V。+0. 6搏bl，其中，为了与图2中所示的加电压方式比对，本实施例中V亂=11V+0. 6*1V = 11. 6V ;第一控制栅510、第二控制栅610空接，即Vra = OV， Vra2 = OV。 这种情况下，隧穿氧化层700承受的电压为沟道两端的电压， Voxide = V亂-V脂=11. 6V-1V = 10. 6V (2) 当然，计算式(2)中的VBU也可以是V^。 与图2中的通常擦除方法比较，本实施例中的隧穿氧化层700承受的电压小于通 常擦除方法中所承受的电压，因此电子电荷在隧穿氧化层700中所造成的缺陷也要小于通 常擦除方法中所造成的缺陷，因此，本实施例能够减缓闪存中的隧穿氧化层700的老化，进 而提高闪存的耐久性。 以下将给出专利技术人在设计过程中的实验数据，以说明上述实施例中的擦除方法能 够保证擦除效果。 为了验证字线400上所增加的电压是否必须与源极区域200、漏极区域300所增 加的电压相同，专利技术人在实验阶段，在源极区域200、漏极区域300分别加电压= IV，在 字线400上加电压V。+1V = 12V，并监测在闪存实现擦除时，字线400与沟道之间的电压差 VeMse。经过上述实验的验证，专利技术人为字线400所增加的电压并不必须与源极区域200、漏 极区域300所增加的电压相同，且推出了字线400所增加的电压与源极区域200、漏极区域 300所增加的电压的关系。以下将给出具体的实验方法。 图4所示为软件模拟得到的源、漏极区域上所加不同的电压与闪存中各个位置所 承受的电压的关系曲线。 图4中，闪存所处的环境为在源极区域200、漏极区域300加不为零的电本文档来自技高网...

【技术保护点】
一种提高分栅式闪存耐用性的擦除方法，所述闪存包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域，所述源极区域和漏极区域分别设置有位线；字线，设置于所述源极区域和漏极区域之间；第一存储位单元，位于所述字线与所述源极区域之间，所述第一存储位单元具有间隔设置的第一控制栅和第一浮栅；第二存储位单元，位于所述字线与所述漏极区域之间，所述第二存储位单元具有间隔设置的第二控制栅和第二浮栅；其中所述两个存储位单元与所述字线之间、以及所述字线和所述半导体衬底之间均由隧穿氧化层隔开；其特征在于，所述擦除方法包括：在所述源极区域、漏极区域加不为零的电压Ｖ↓［ＢＬ］；在所述字线上加电压Ｖ↓［ＷＬ］＝Ｖ↓［０］＋０．６＊Ｖ↓［ＢＬ］；所述第一控制栅、第二控制栅空接，其中Ｖ↓［０］为当源极区域、漏极区域接地时闪存的擦除电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾靖，胡剑，吴小利，孔蔚然，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]