能够调整页面大小的半导体设备制造技术

一种半导体设备，包括存储单元阵列和页面大小控制器，其中存储单元阵列包括多个存储体。页面大小控制器对存储体选择地址的一部分或电源电压及存储体选择地址的剩余部分进行译码，以使能多个存储体中的一个或者使能多个存储体中的两个，来设置半导体设备的页面大小。

【技术实现步骤摘要】

本专利技术构思的实施例涉及一种半导体设备，且更具体地说，涉及一种能够调整页 面大小的半导体设备、包括所述半导体设备的多芯片封装(multi-chippackage)和包括所 述多芯片封装的半导体系统。
技术介绍
半导体存储器是一种可用作计算机存储器的半导体设备。半导体存储器的示例包 括非易失性存储器，诸如只读存储器(ROM)、磁阻式随机存取存储器(MRAM)、闪速存储器等等.可以将半导体存储器划分成固定大小的页面(如，IK字节页面、2K字节页面等)。 通过使用二进制地址能够访问每个页面的数据。例如，一个IK页面具有21(1个字节，因此能 够使用10位地址来访问IK页面的数据。然而，使用固定页面大小可能并不是高效的。例 如，如果以页面为单位从存储器中提取数据，则即使当前的每个页面的仅仅一小部分具有 数据，也需要访问整个页面。因此，需要一种能够调整页面大小的半导体设备、包括所述半导体设备的多芯片 封装和包括所述多芯片封装的半导体系统。
技术实现思路
一种依据本专利技术构思的示例性实施例的半导体设备，包括具有多个存储体 (bank)的存储单元阵列；和页面大小控制器，所述页面大小控制器被配置为译码存储体选 择地址的一部分或者电源电压及译码存储体选择地址的剩余部分，以使能多个存储体中的 一个、或者使能多个存储体中的两个，以设置半导体设备的页面大小。一种依据本专利技术构思的示例性实施例的半导体设备，包括具有多个存储体的存 储单元阵列；和页面大小控制器，所述页面大小控制器被配置为在第一模式中使用行地址 的一部分作为芯片ID并且基于存储体选择地址来使能多个存储体中的一个，以及在第二 操作模式中使用存储体选择地址的一部分及行地址的一部分的组合作为芯片ID并且基于 存储体选择地址的剩余部分来使能多个存储体中的至少两个存储体。一种依据本专利技术构思的示例性实施例的半导体设备，包括多个堆叠(stacked) 的半导体芯片，每个芯片包括多个存储体。多个半导体芯片分别包括页面大小控制器，所述 页面大小控制器被配置为基于芯片选择地址从多个半导体芯片中选择一个半导体芯片， 其中芯片选择地址包括存储体选择地址的一部分和行地址的一部分，并且基于存储体选择 地址的剩余部分来使能在所选半导体芯片中包括的多个存储体中的至少两个存储体，以增 加页面大小。一种依据本专利技术构思的示例性实施例的半导体设备，包括多个堆叠的半导体芯 片，每个芯片包括多个存储体。多个半导体芯片分别包括页面大小控制器，所述页面大小控 制器被配置为基于行地址的一部分从多个半导体芯片中选择至少两个半导体芯片，并基于存储体选择地址来使能在每个所选半导体芯片中包括的多个存储体中的一个存储体。附图说明通过参照附图详细描述其示例性实施例，本专利技术构思的实施例将会更加明白易 懂，其中图1是依据本专利技术构思的一个示例性实施例的、其中堆叠了 8个半导体芯片的半 导体设备的示意性框图；图2是示出在图1中所示的8个半导体芯片的每一个中包括的存储体的图；图3示出依据本专利技术构思的一个示例性实施例的、基于所堆叠的半导体芯片的数 目而改变半导体设备的页面大小的方案；图4示出依据本专利技术构思的一个示例性实施例的、基于所堆叠的半导体芯片的数 目而改变半导体设备的页面大小的方案；图5是依据本专利技术构思的一个示例性实施例的、用于实现图3中所示的方案的半 导体芯片的内部结构的图；图6示出图5中所示的所述半导体芯片中的地址分配的例子；图7是依据本专利技术构思的一个示例性实施例的、包括图5中所示的选择信号生成 电路和存储体地址译码器的可编程页面大小控制器的电路图；图8示出用于控制图3中所示的每个存储体德操作的选择信号生成电路的示例性 熔丝选项；图9是依据本专利技术构思的一个示例性实施例的在图5中所示的芯片选择电路的电 路图；图10示出在图5中所示的熔丝盒的示例性熔丝选项；图11是依据本专利技术构思的一个示例性实施例的用于实现在图4中所示的方案的 半导体芯片的内部结构的图；图12示出在图11中所示的半导体芯片中的地址分配的示例；图13是依据本专利技术构思的一个示例性实施例的在图11中所示的芯片选择电路的 电路图；图14示出在图13中所示的熔丝盒的示例性熔丝选项；以及图15是依据本专利技术构思的一个示例性实施例的包括在图1中所示的所述半导体 设备的半导体系统的框图。具体实施例方式现在将在下文中参照附图更加全面地描述本专利技术构思的示例性实施例。然而，可 以通过多种不同形式来具体化基于本专利技术构思的专利技术，并且不应该将其解释为限于在这里 列出的示例性实施例。在附图中，层及区域的尺寸、相关尺寸为了清楚起见而被夸大，相似 的标记始终指示相似的部件。应当理解的是，当称一个部件“连接”或者“耦接”到另一个 部件时，它可以被直接连接或者耦接到所述另一个部件，或者可以存在中间部件。图1是依据本专利技术构思的一个示例性实施例的其中堆叠了 8个半导体芯片11、 12.....和18的半导体设备10的示意性框图。图2是示出在图1中所示的8个半导体芯片11到18的每一个中包括的存储体(bank)的图。因为本专利技术构思的实施例并不限于任何特定数目堆叠的半导体芯片或者任何特定数目的存储体，所以在图1中示出包括8个半 导体芯片11到18的半导体设备10并且在图2中示出包括8个存储体的半导体芯片11仅 仅是为了讨论的方便。半导体设备10可以被实现为多芯片封装。另外，可以使用层叠封装(package on package，PoP)、 求 H P车歹[J (ball grid arrays, BGA) ^SjnX(chip scale packages, CSP)、塑料引线芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插式封 ^ (plastic dual in-line package, PDIP)、晶片中(die in waffle pack) > 晶圆中管芯形式(die in wafer form)、板上芯片(chipon board，COB)、陶瓷双列直插 式封装(ceramic dual in-line package，CERDIP)、塑料四方扁平封装(plastic metric quad flat pack，MQFP)、薄型四方扁平封装(thin quad flat pack，TQFP)、小外形集成 电路(small outline integrated circuit，SOIC)、收缩型小外形封装(shrink small outline package, SSOP)、薄型小外形封装(thin small outline package, TSOP)、系统级 封装(system in package，SIP)、多芯片封装(multi-chip package，MCP)、晶圆级制作封装 (wafer-level fabricatedpackage,WFP) (wafer-level processed stack package, WSP)等等来封装半导体设备10。参照图1，半导体设备10包括N个(N是正整数，例如8)堆叠的半导体芯片11到 18。半导体芯片11到18中的每一个包括M个(M是正整数，例如8)存储体，即A到H存储 体。为了讨论本文档来自技高网...

【技术保护点】
一种半导体设备，包括：存储单元阵列，包括多个存储体；以及页面大小控制器，被配置为对存储体选择地址的一部分及电源电压中的一个进行译码并对存储体选择地址的剩余部分进行译码，以使能所述多个存储体中的一个、或者使能所述多个存储体中的两个，来设置所述半导体设备的页面大小。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李勋，姜郁成，郑会柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]