半导体装置以及测量设备制造方法及图纸

本发明专利技术提供一种使生产效率提高并且使集成电路和引线框的连接变得容易的半导体装置以及测量设备。该半导体装置具有：振荡器，在一个面上具备沿着第一方向隔开规定距离配置的多个外部端子；集成电路，具备沿着矩形的面上的一边形成有多个第一电极焊盘的第一区域和夹着所述第一区域形成有多个第二电极焊盘的第二区域；以及引线框，以所述外部端子和所述第一电极焊盘及所述第二电极焊盘朝向大致同一方向并且所述第一方向和所述集成电路的一边大致平行的方式装载所述振荡器和所述集成电路，并且，在周围具备端子。

【技术实现步骤摘要】
半导体装置以及测量设备本申请是下述申请的分案申请：专利技术名称：半导体装置以及测量设备，申请日：2013年4月26日，申请号：201310150076.8。
本专利技术涉及半导体装置以及测量设备。
技术介绍
近年来，在对累计电量进行测量的电度表等的测量设备中，按时间段来测量累计电量的需要增长。伴随于此，有以通过在测量设备的内部设置振荡器和集成电路来构成半导体装置而能够测量功率和时间的方式设计的测量设备。此外，有如下电路装置，即，在引线框的上表面装载有集成电路（IC芯片），用接合线（bondingwire）将集成电路和引线框连接，并在集成电路的上表面经由各向异性导电性粘接膜装载有振荡器（例如，专利文献1）。可是，在集成电路的上表面装载振荡器的情况下，需要将形成于集成电路的端子和形成于振荡器的端子的位置对准，因此存在缺乏通用性的问题。此外，由于进行用接合线将引线框和集成电路连接的工序和经由各向异性导电性粘接膜将集成电路和振荡器连接的工序，所以生产效率差。专利文献专利文献1：日本特开2010–34094号公报。
技术实现思路
本专利技术考虑到上述事实，其目的在于提供一种使生产效率提高且具有通用性的半导体装置以及测量设备。方案1所述的半导体装置具有：振荡器，在一个面上具备沿着第一方向隔开规定距离配置的多个外部端子；集成电路，具备沿着矩形的面上的一边形成有多个第一电极焊盘的第一区域和夹着所述第一区域形成有多个第二电极焊盘的第二区域；引线框，以所述外部端子和所述第一电极焊盘及所述第二电极焊盘朝向大致同一方向并且所述第一方向和所述集成电路的一边大致平行的方式装载所述振荡器和所述集成电路，并且，在周围具备端子；第一接合线，连接所述外部端子和所述第一电极焊盘；第二接合线，连接所述引线框的端子和所述第二电极焊盘；以及密封构件，将所述振荡器、所述集成电路、所述引线框、所述第一接合线、以及所述第二接合线密封。本专利技术由于采用了上述的结构，所以能够提供一种使生产效率提高且具有通用性的半导体装置以及测量设备。附图说明图1是具备第一实施方式的半导体装置的电度表的立体图。图2是从背面观察第一实施方式的半导体装置的部分断裂图。图3是图2的3–3线剖视图。图4是表示第一实施方式的振荡器的分解立体图。图5是用于说明第一实施方式的半导体装置的LSI的框图。图6（a）～（e）是表示在制造第一实施方式的半导体装置的制造方法中将振荡器和LSI配置在引线框上并进行引线接合的顺序的说明图。图7（a）～（d）是表示在制造第一实施方式的半导体装置的制造方法中用树脂对引线框、振荡器和LSI进行密封的顺序的说明图。图8是表示第一实施方式的半导体装置的变形例的部分断裂图。图9是表示第一实施方式的第一频率校正处理的流程的流程图。图10是表示第一实施方式的第二频率校正处理的流程的流程图。图11是表示第一实施方式的半导体装置中的温度和频率偏差的关系的图。图12是用于说明第二实施方式的半导体装置的LSI的框图。图13：（a）是表示第二实施方式的半导体装置的振荡器的时钟值的一个例子的图，（b）是表示第二实施方式的半导体装置的基准信号振荡器的时钟值的一个例子的图。图14是表示第二实施方式的第一频率校正处理的流程的流程图。图15是表示第二实施方式的频率误差导出处理的流程的流程图。图16是第二实施方式的频率误差导出处理中的时间图，（a）是表示计数开始时的图，（b）是表示计数停止时的图。图17是表示第二实施方式的第二频率校正处理的流程的流程图。图18是用于说明第二实施方式的半导体装置的LSI的另一例的框图。图19是用于说明第二实施方式的半导体装置的LSI的另一例的框图。图20是从背面观察第三实施方式的半导体装置的部分断裂图。图21是图20的21–21线剖视图。图22是从背面观察第四实施方式的半导体装置的部分断裂图。图23是用于说明第四实施方式的半导体装置的引线框的说明图。图24是从背面观察第五实施方式的半导体装置的部分断裂图。图25是图24的14–14线剖视图。图26（a）～（e）是表示在制造第五实施方式的半导体装置的制造方法中将振荡器和LSI配置在引线框上并进行引线接合的顺序的说明图。图27（a）～（d）是表示在制造第五实施方式的半导体装置的制造方法中用树脂对引线框、振荡器和LSI进行密封的顺序的说明图。图28是从背面观察第六实施方式的半导体装置的部分断裂图。图29是图28的18–18线剖视图。图30是表示在将以往的内置有计时功能的半导体装置和振荡器进行连接后的状态下的一个例子的框图。图31是表示在将以往的内置有计时功能的半导体装置和振荡器进行连接后的状态下的一个例子的框图。图32是表示以往的进行封装件化后的一般的半导体装置的概略剖视图。具体实施方式（第一实施方式）以下，针对本专利技术的半导体装置，使用附图详细地进行说明。<结构>如图1所示，具备实施方式1的半导体装置的电度表10被安装于在住宅等的外壁100上固定的固定板102的上表面，该电度表10主要由主体部12、覆盖主体部12的透明盖14、以及设置在主体部12的下部的连接部16构成。从连接部16的下方连接有电源侧布线18和负载侧布线20，向电度表10供给电流。主体部12在平面视图中为矩形形状的箱体，在主体部12的内部，在基板（未图示）上安装有后面叙述的半导体装置24、以及作为根据从半导体装置24输出的信号来测量累计电量的测量单元的电量测量电路22。再有，在图1中，为了便于说明，夸大地描绘了电量测量电路22和半导体装置24的大小。在主体部12的正面设置有横长的液晶显示器15。在液晶显示器15显示有电量测量电路22测量出的每单位时间的使用电量、按时间段使用的累计电量等。再有，虽然本实施方式的电度表10是使用电量测量电路22来作为测量单元的电子式的电度表，但不限于此，例如也可以是使圆盘旋转来测量电量的感应型的电度表。接着，对本实施方式的半导体装置24的详细的结构进行说明。再有，在以下的说明中，将图2所示的半导体装置24在平面视图中的左右方向设为箭头X方向，将上下方向设为箭头Y方向，将图3所示的半导体装置24的剖视图中的高度方向设为Z方向来进行说明。如图2和图3所示，半导体装置24的外形形状在平面视图中为矩形形状，构成为包含：成为骨架的引线框（leadframe）26、装载于引线框26的表面（第一面）的振荡器28、装载于引线框26的背面（第二面）的作为集成电路的LSI30、以及成为密封构件的模塑（mold）树脂32。引线框26是用冲压（press）机对由铜（Cu）、铁（Fe）和镍（Ni）的合金等的金属构成的平板进行冲裁而形成的板构件，构成为包含：在中央部设置的作为装载部的下垫板（diepad）26A、在对角线上从下垫板26A向外侧延伸的悬吊引线26B、以及在相邻的悬吊引线26B之间设置的多个引线（端子）38。引线38是朝向下垫板26A的中央部延伸的细长的构件，在下垫板26A的周围以规定的间隔形成有多个。在本实施方式中，在相邻的悬吊引线26B之间形成有16根引线38。此外，引线38由位于下垫板26A侧的内引线38A和位于半导体装置24的外周端部侧的外引线38B构成，内引线38A以比下垫板26A位于下方的方式被冲压机压低，与下垫板本文档来自技高网...

【技术保护点】
一种半导体装置，包括：振荡器，其包括多个第一端子，所述多个第一端子被配置在所述振荡器的第一面上；集成电路，其包括沿着所述集成电路的第一面上的一侧形成有多个第一电极焊盘的第一区域和在所述集成电路的所述第一面上形成有多个第二电极焊盘的第二区域；引线框，其包括多个第二端子，并且，在所述引线框上安装有所述振荡器和所述集成电路使得所述第一端子夹在所述第一电极焊盘和所述第二端子之间；第一接合线，其将所述多个第一端子之一连接到所述多个第一电极焊盘之一；以及第二接合线，其将所述引线框的所述多个第二端子之一连接到所述多个第二电极焊盘之一。

【技术特征摘要】
2012.04.27 JP 2012-1041811.一种半导体装置，包括：振荡器，其包括多个第一端子，所述多个第一端子被配置在所述振荡器的第一面上；集成电路，其包括沿着所述集成电路的第一面上的一侧形成有多个第一电极焊盘的第一区域和在所述集成电路的所述第一面上形成有多个第二电极焊盘的第二区域；引线框，其包括多个第二端子，并且，在所述引线框上安装有所述振荡器和所述集成电路使得所述第一端子夹在所述第一电极焊盘和所述第二端子之间；第一接合线，其将所述多个第一端子之一连接到所述多个第一电极焊盘之一；以及第二接合线，其将所述引线框的所述多个第二端子之一连接到所述多个第二电极焊盘之一，其中，所述第一接合线和所述第二接合线配置3D交叉，使得所述第一接合线跨越所述第二接合线，其中，在所述第一电极焊盘的附近配置有振荡电路，以包围所述振荡电路的方式配置有数字电路部。2.根据权利要求1所述的半导体装置，其中，所述振荡器的所述多个第一端子在所述振荡器的所述第一面上沿着第一方向与彼此隔开特定距离。3.根据权利要求2所述的半导体装置，其中，所述第一区域在所述第一方向上的宽度比所述多个第一端子之间的特定距离窄。4.根据权利要求2所述的半导体装置，其中，所述集成电路还包括在所述第一区域和所述第二区域之间的其中未连接所述第一接合线和所述第二接合线的第三区域，并且，该第三区域在...

【专利技术属性】
技术研发人员：曾根纪久，山田和也，竹井彰启，吉田裕一，武政宪吾，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP