本发明专利技术提供一种在短时间内能够执行复位操作且抑制了误置位的发生的非易失性半导体存储装置及其复位方法。该非易失性半导体存储装置具备：半导体基板；多个存储单元阵列ＭＡ，其层叠在该半导体基板上，且包括以相互交叉的方式形成的多条字线ＷＬ、多条位线ＢＬ以及配置于字线ＷＬ与位线ＢＬ的各交叉部分处且串联连接二极管Ｄｉ和可变电阻元件ＶＲ而成的存储单元ＭＣ；以及控制电路ＣＣ，其选择驱动字线ＷＬ和位线ＢＬ。控制电路ＣＣ，执行将可变电阻元件ＶＲ的状态从低电阻状态形成为高电阻状态的复位操作。另外，控制电路ＣＣ，在执行复位操作时，在将施加在可变电阻元件ＶＲ上的脉冲电压升高至电压ＶＲＥＳＥＴ＿ｐｒｅ之后，将其降低至低于该电压且高于接地电压的电压ＶＲＥＳＥＴ。
【技术实现步骤摘要】
本专利技术涉及通过向可变电阻元件施加电压而非易失地进行数据的写入的非易失 性半导体存储装置及其复位方法。
技术介绍
近年来，作为非易失性存储装置，非易失地存储可电改写的可变电阻元件的电阻 值信息的ReRAM和/或PRAM作为闪速存储器的后继存储器而受人注目。作为ReRAM的存 储元件的可变电阻元件，由电极/金属氧化物(二元系、三元系等)/电极构成。就可变电 阻元件而言，已知有两种工作模式。其一是通过变换施加电压的极性而切换高电阻状态与 低电阻状态的工作模式，其称为双极型。另一种并不变换施加电压的极性，而是通过对电压 值与施加时间进行控制而切换高电阻状态与低电阻状态的工作模式，其称为单极型。为了实现高密度存储单元阵列，单极型是优选的。这是因为，在单极型的情况下， 无需使用晶体管，而通过在位线与字线的交叉点处重叠可变电阻元件和二极管等整流元 件，就能够构成单元阵列。三维层叠电阻变化存储器，其是以通过叠层该存储层，不会使阵 列部分的面积增大便可以增大存储容量为目的的(参照专利文献1)。考虑使用单极型的可变电阻元件的情况。已知，在该情况下，通过以lOns-lOOns 左右的期间施加1. 5V (若包括二极管的Vf部分0. 6V则实际在BL (位线)上为2. IV左右) 的电压、IOnA左右的电流，使可变电阻元件从高电阻状态向低电阻状态变化。这称为置位操 作。若对该置位状态的元件，以500ns-2 μ s的期间持续施加0. 6V (若包括二极管的Vf 部分1.0V则实际在BL上为1.6V左右)的电压、1 μ A至10 μ A的电流，则从低电阻状态向 高电阻状态变化。这称为复位操作。通过监视读操作对可变电阻元件施加0. 4V (若包括二极管的Vf部分0. 8V则实际 在BL上为1.2V左右)的电压而经由电阻元件流动的电流，来判定可变电阻元件是处于低 电阻状态还是处于高电阻状态。以上述内容为前提考虑复位操作。这里，置位电压VSET与复位电压VRESET接近， 阵列的布线等的寄生电阻较大。在这样的情况下，在复位操作时，在从低电阻变为高电阻的 瞬间，将对ReRAM元件施加超过置位电压VSET的电压，导致再次被置位。即，将发生误置 位。作为针对该误置位的装置上的对策，优选，增大置位电压VSET与复位电压VRESET的电压差。复位操作，其因热产生而引起相变化这样的模式是强有力的。因此，如果升高复位 脉冲的电压，则焦耳热J的产生量(J = V · I · t)也升高，应该能够缩短脉冲宽度。但是， 那样的话复位电压VRESET将接近置位电压VSET，从而引起上述误置位问题的可能性升高。专利文献1 特表2005-522045号公报
技术实现思路
本专利技术提供一种在短时间内能够执行复位操作且抑制了误置位的发生的非易失 性半导体存储装置及其复位方法。本专利技术的一种方式所涉及的非易失性半导体存储装置，具备半导体基板；多个 存储单元阵列，其层叠在该半导体基板上，且包括多条第一布线及多条第二布线以及存储 单元，所述多条第一布线及多条第二布线以相互交叉的方式形成，所述存储单元配置在所 述第一布线与所述第二布线的各交叉部分处且串联连接整流元件和可变电阻元件而成；以 及控制电路，其选择驱动所述第一布线以及所述第二布线，其中，所述控制电路，执行将所 述可变电阻元件的状态从低电阻状态形成为高电阻状态的复位操作，所述控制电路，在执 行所述复位操作时，在将施加在所述可变电阻元件上的脉冲电压升高至第一电压之后，将 其降低至低于所述第一电压且高于接地电压的第二电压。本专利技术的一种实施方式所涉及的非易失性半导体存储装置的复位方法，是具有多 个存储单元阵列的非易失性半导体存储装置的复位方法，该多个存储单元阵列层叠在半导 体基板上且包括多条第一布线及多条第二布线以及存储单元，所述多条第一布线及多条第 二布线以相互交叉的方式形成，所述存储单元配置在所述第一布线与所述第二布线的各交 叉部分处且串联连接整流元件和可变电阻元件而成，该非易失性半导体存储装置的复位方 法在执行将所述可变电阻元件的状态从低电阻状态形成为高电阻状态的复位操作时，在 将施加在所述可变电阻元件上的脉冲电压升高至第一电压之后，将其降低至低于所述第一 电压且高于接地电压的第二电压。本专利技术能够提供一种在短时间内能够执行复位操作且抑制了误置位的发生的非 易失性半导体存储装置及其复位方法。附图说明图1是示出本专利技术的第1实施方式的非易失性半导体存储装置的基本结构的图；图2是第1实施方式的非易失性半导体存储装置的电路图；图3是示意性地示出第1实施方式的ReRAM(可变电阻元件VR)的一例的剖面图；图4是示出第1实施方式的非易失性半导体存储装置的电压调整电路10的结构例的电路图；图5是示出第1实施方式的非易失性半导体存储装置的行系控制电路20的结构例的电路图；图6是示出第1实施方式的非易失性半导体存储装置的行系控制电路20的结构例的电路图；图7是示出第1实施方式的非易失性半导体存储装置的行系控制电路20的结构例的电路图；图8是示出第1实施方式的非易失性半导体存储装置的行系控制电路20的结构例的电路图；图9是示出第1实施方式的非易失性半导体存储装置的列系控制电路30的结构例的电路图；图10是示出第1实施方式的非易失性半导体存储装置的列系控制电路30的结构例的电路图；图11是示出第1实施方式的非易失性半导体存储装置的列系控制电路30的结构 例的电路图；图12是示出第1实施方式的非易失性半导体存储装置的列系控制电路30的结构 例的电路图；图13是示出第1实施方式的非易失性半导体存储装置的复位操作的概要图； 图14是示出第1实施方式的非易失性半导体存储装置的复位操作的时序图；图15是示出电压调整电路10的复位操作的时序图；图16是示出第2实施方式的非易失性半导体存储装置的复位操作的时序图；图17是示出第3实施方式的复位操作的时序图；图18是示出第4实施方式的复位操作的时序图；以及图19是示出第5实施方式的复位操作的时序图。符号说明1半导体基板，2存储块，3布线区域，4位线接触区域，5字线接触区域，6位线接触 部，7字线接触部，10电压调整电路，20行系控制电路，21行解码器，22主行解码器，23写入 驱动线驱动器，24行电源线驱动器，25行系周边电路，30列系控制电路，31列开关，32列解 码器，33读出放大器/写入缓冲器，34列电源线驱动器，35列系周边电路，MA存储单元阵 列，MC存储单元，VR可变电阻元件，Di 二极管，BL位线，WL字线，MWL主字线，CSL列选择 线，CC控制电路。具体实施例方式以下，参照附图说明本专利技术的实施方式。在本实施方式中，将非易失性半导体存储 装置说明为具有存储单元阵列层叠而成的三维存储单元阵列构造的电阻变化存储装置。但 是，该结构完全是一个例子，本专利技术当然不会限定于该例子。(第1实施方式)(第1实施方式的非易失性半导体存储装置的概略结构)图1示出本专利技术的第1实施方式的非易失性半导体存储装置的基本结构，即半导 体基板1上的形成有全局总线(口一/Ο/Ο )等布线的布线区域3和层叠于其上的存 储块2的结构。如图1所示，存储块2，在该例子中包括8层的存储单元阵列MAO MA7。如后所 述，各本文档来自技高网...
【技术保护点】
一种非易失性半导体存储装置，其特征在于，具备：半导体基板；多个存储单元阵列，其层叠在该半导体基板上，且包括多条第一布线及多条第二布线以及存储单元，所述多条第一布线及多条第二布线以相互交叉的方式形成，所述存储单元配置在所述第一布线与所述第二布线的各交叉部分处且串联连接整流元件和可变电阻元件而成；以及控制电路，其选择驱动所述第一布线以及所述第二布线，其中，所述控制电路，执行将所述可变电阻元件的状态从低电阻状态形成为高电阻状态的复位操作，所述控制电路，在执行所述复位操作时，在将施加在所述可变电阻元件上的脉冲电压升高至第一电压之后，将其降低至低于所述第一电压且高于接地电压的第二电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：前岛洋，奥川雄纪，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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