ＶＤＭＯＳ晶体管测试结构制造技术

一种ＶＤＭＯＳ晶体管（垂直双扩散ＭＯＳ晶体管）测试结构，属于半导体技术领域，包括半导体衬底、外延层、第一、第二源掺杂区、沟道区、夹层电介质层，覆盖在半导体衬底上表面用于引出两源电极和栅极的金属层以及覆盖半导体衬底底面的背金属层。其中，位于源掺杂区下方的沟道区相互隔开，形成双沟道，位于外延层表面的源电极相互断开，分别用作测试用源电极和测试用漏电极。在栅极电压的控制下，通过测试用源电极与测试用漏电极作为输出电极进行测试，有效实现对ＶＤＭＯＳ晶体管导通电阻的测试，并克服研磨后表征的困难，统一测试程序，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。

【技术实现步骤摘要】

本专利技术涉及晶体管器件的测试结构，具体涉及一种适用于VDMOS晶体管(垂直双扩散场效应晶体管)的测试结构，属于半导体

技术介绍
在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DM0S，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别一是将P型、N型杂质通 过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的 N—漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应 减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(简称LDM0S)和垂直DMOS晶体管(VDMOS) 两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越 来越多的应用。图1为VDMOS晶体管结构示意图。如图1所示，VDMOS在N+硅衬底110上生长一 层N—外延层120，电子由N+源掺杂区104流经沟道105后改为垂直方向由衬底110流出。 因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成 度，其中，源电极102和栅电极103之间通过栅氧化层106隔开，半导体硅衬底上的所有源 电极102连接在一起。然而，由于VDMOS晶体管的源电极和漏电极在半导体硅衬底的不同表面引出， 在对于VDMOS晶体管的测试中，CP (Circuit Probing,电路良率)测试及WAT (Wafer Acceptance Test，晶圆可接受性测试)中所的导通电阻Rds。n数据等则通常在半导体硅衬底 的背面研磨后才能得到，而普通器件的相关测试在背面研磨前即已经进行，半导体衬底背 面研磨后得到的VDMOS相关测试数据与同一半导体衬底上其他器件在半导体衬底背面研 磨之前进行的测试不匹配，且由于背面研磨后，晶圆厚度通常只有150 μ m 200 μ m,为测 试带来了较大的难度和较高的成本。但若在半导体衬底背面研磨之前进行VDMOS器件的导 通电阻Rds。n等相关测试，则测试结果与器件实际参数有较大误差。
技术实现思路
本专利技术要解决的技术问题主要有两个，一是解决VMOS晶体管CP及WAT表征过程 中，特别是在导通电阻Rds。n测试过程中存在的较大误差；二是统一测试程序，解决VMOS晶 体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前 进行的测试之间测试顺序不匹配的问题。为解决上述技术问题，本专利技术提供了一种VDMOS晶体管测试结构，该结构中位于 半导体器件上表面的相邻两有源区电极相互断开，分别用作测试用源电极和测试用漏电 极，在位于上述两有源区之间的控制栅极电压作用下，半导体表面不反型，没有大量电荷积累现象，该结构包括第一导电类型的半导体衬底210 ； 位于半导体衬底210上表面301的第一导电类型的外延层220 ；位于外延层220内且互不交叠的第一源掺杂区201和第二源掺杂区203，其中，第 一源掺杂区201和第二源掺杂区203均为第一半导体类型掺杂；位于第一源掺杂区201下方的第一沟道区202和位于第二源掺杂区203下方的第 二沟道区204，其中，第一沟道区202和第二沟道区204均为第二半导体类型掺杂；位于外延层220表面303的多晶硅栅230，且多晶硅栅230表面覆盖有夹层电介质 层 240 ；覆盖在外延层220表面303用于引出第一源电极100a、第二源电极IOOb以及栅电 极300的金属层；覆盖在半导体衬底210底面302、用于引出漏电极200的背金属层。其中，第一源电极IOOa和第二源电极IOOb相互断开，多晶硅栅230在垂直方向上 位于第一源掺杂区201和第二源掺杂区203之间，第一沟道区202位于多晶硅栅230下方 的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道，第 一扩散沟道和第二扩散沟道的长度均为1 μ m 3 μ m，且扩散沟道相互隔开，VDMOS晶体管 多晶硅栅230覆盖该第一扩散沟道和第二扩散沟道的间隔部分208，多晶硅栅230长度远大 于第一扩散沟道与第二扩散沟道的长度之和。此时，当所述晶体管为NMOS晶体管时，栅电 极300上施加的栅压Ve为负电压；当所述晶体管为PMOS晶体管时，栅电极300上施加的栅 压Ve为正电压，用以防止表面处电荷积累。进一步地，第一沟道区202和第二沟道区204之间还包括一体注入区206，该体注 入区206为第二半导体类型掺杂，位于多晶硅栅230下方，且与第一沟道区202、第二沟道区 204互不交叠，在水平方向上均隔开一距离，该距离不小于0. 5 μ m，此时，栅电极300上施加 的栅电压\为OV。更进一步地，多晶硅栅230中间断开一窗口，分裂为第一多晶硅栅230a和第二多 晶硅栅230b，其表面均覆盖金属层，分别引出第一栅电极300a和第二栅电极300b ；该第一 多晶硅栅230a和第二多晶硅栅230b间窗口宽度由制程能力决定，通常为1 μ m 8 μ m，且 窗口处离子注入形成一有源区205，该有源区205位于体注入区206内，为第一半导体掺杂， 且表面覆盖金属层，引出控制电极400。此时，当所述晶体管为NMOS晶体管时，第一栅电极 300a和第二栅电极300b上施加的栅电压Vei、Ve2以及有源区205连接的控制电极400上施 加的控制电压V。均为负电压；当所述晶体管为PMOS晶体管时，第一栅电极300a和第二栅 电极300b上施加的栅电压Vei、Ve2以及有源区205连接的控制电极400上施加的控制电压 Vc均为正电压，其中，第一栅电极300a和第二栅电极300b上施加的栅电压用以防止表面处 电荷积累，有源区205连接的控制电极400上施加的控制电压\用以控制外延层220和有 源区205之间的耗尽区宽度。本专利技术提供的VDMOS测试结构中，半导体衬底210的掺杂浓度大于外延层220的 掺杂浓度，第一源掺杂区201、第二源掺杂区203以及有源区205的掺杂浓度相当，均为重掺 杂，其掺杂浓度约为lE21cm_3，远大于外延层220的掺杂浓度，第一沟道区202、第二沟道区 204和体注入区206的掺杂浓度相当，均为轻掺杂，其掺杂浓度约为lE17cm_3。本专利技术提供的VDMOS晶体管测试结构中，夹层电介质层240为栅氧化层，第一源掺 杂区201、第二源掺杂区203、第一沟道区202、第二沟道区204、体注入区206及有源区205 均通过离子注入方法实现，且第一沟道区202、第二沟道区204、体注入区206分别位于第一 源掺杂区201、第二源掺杂区203、有源区205下方。本专利技术提供的VDMOS晶体管测试结构中，覆盖半导体衬底210底面302的背金属 层引出的才是该VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层引出 的第一源电极IOOa为测试用源电极，引出的第二源电极IOOb为测试用漏电极。作为又一实施方案，覆盖半导体衬底210底面302的背金属层引出的才是该VDMOS晶体管真正的漏电极200，覆盖在外延层220表面30本文档来自技高网...

【技术保护点】
一种ＶＤＭＯＳ晶体管测试结构，包括：第一导电类型的半导体衬底；位于所述半导体衬底上表面的第一导电类型的外延层；位于所述外延层内且互不交叠的第一源掺杂区和第二源掺杂区，所述第一源掺杂区和第二源掺杂区均为第一半导体类型掺杂；位于所述第一源掺杂区下方的第一沟道区和位于所述第二源掺杂区下方的第二沟道区，所述第一沟道区和所述第二沟道区均为第二半导体类型掺杂；位于所述外延层表面的多晶硅栅，所述多晶硅栅表面覆盖有夹层电介质层；覆盖在所述外延层表面用于引出第一源电极、第二源电极以及栅电极的金属层；覆盖在所述半导体衬底底面、用于引出漏电极的背金属层；其特征在于：所述第一源电极和所述第二源电极相互断开，所述多晶硅栅在垂直方向上位于第一源掺杂区和第二源掺杂区之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘宪周，克里丝，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]