半导体存储装置及其字线驱动方法制造方法及图纸

本发明专利技术涉及半导体存储装置及其字线驱动方法。具有多个单元块的半导体存储装置包括：块解码单元，其配置成对用于选择相应单元块的输入地址进行解码以产生块选择信号；块信息地址产生单元，其配置成对块选择信号和用于选择相应单元块内的待启动的字线的分配地址执行逻辑运算，以产生仅在选择相应单元块时被启动的块信息地址；以及字线驱动单元，其配置成响应于块信息地址而选择字线。

【技术实现步骤摘要】

本专利技术涉及半导#^储装置，并且更加具体地涉及用于通过对地址进 行解码来驱动字线的方法。
技术介绍
半导体存储装置包括位于其中的多个单元块，并且单元块中的每一个 包括多个存储单元。在每个单元块中的字线的数目为2的幂(例如，256 或512)的情况下，根据地址来选择待驱动的字线是相对简单的。如果单元 块包括256条字线，则^f吏用八个地址来选择一对一地对应于地址的字线； 并且如果单元块包括512条字线，则使用九个地址来选择一对一地对应于 地址的字线。然而，可以以每个单元块中所提供的字线的数目不为2的幂 的配置来i殳计半导体存储装置。例如，当单元块包括512条字线时，电流 消耗和计时的效率可能由于该单元块的大尺寸而降级。然而，当单元块包 括256条字线时，存储在一个单元块中的数据的数目减少，这导致单元块 的总数目增加。因此，常常以字线的数目不为2的幂(例如，每个单元块 中所提供的字线的数目为384)的方式^1计存储装置。在这种情况下，因为在每个单元块中待选择的字线的数目并非一对一 地对应于地址的数目，所以选择字线的程序变得复杂。这将在下文详细描 述。图1是传统半导体存储装置的框图，该传统半导体存储装置具有用于 通过对地址进行解码来选择字线的电路配置。如所示，传统半导体存储装置包括十一个单元块120至220，所述 单元块120至220中的每一个i殳置有384条字线；以及预解码器110。亦即，字线的总数目为4224。预解码器110对第七至第十一地址X<7:11> 进#^5解码以输出地址PMS<0:10>。地址PMS〈0:lO仅将其形式从第七 至第十一地址乂<7:11>改变，但也类似于第七至第i"一地址乂<7:11>。尽 管未示出，同样将不同于地址PMSO:IO的地址输入至单元块120至220 中的每一个。从预解码器110输出的地址和在此未示出的其它地址被输入到单元 块120至220中的每一个，并且控制主字线驱动单元121、 phi X驱动单 元124和副字线驱动单元127等以驱动由地址选择的特定字线。图2是图示单元块与地址乂<7:11>之间的映射关系的映射表。单元块 分别由如图2中所图示的地址组合来选择。由于十一个单元块中的一个佳_ 用五个地址来选择，所以一些单元块(例如，第零个至第九个单元块)由五 个地址的三个组合来选择，并且其它单元块(例如，第十个单元块)由五个 地址的两个组合来选择。图3至图6是电路图，其示例性地图示了如何在图1中所示的预解码 器110中对地址进行解码。参考图3，参考符号'BXA7'指示第七地址，并且参考符号'BXA8'指示 第八地址。参考符号'AXK70'是在第七地址BXA7和第八地址BXA8两 者具有值'0'时具有值'1'的信号，并且参考符号'AXK73〉，是在第七地址 BXA7和第八地址BXA8两者具有值T时具有值T的信号。同样，尽管未 示出，参考符号'AXIO，是在第七地址BXA7具有值，l'且第八地址 BXA8具有值'0，时具有值，1，的信号，并且参考符号，AXK72〉，是在第七地 址BXA7具有值'O'且第八地址BXA8具有值T时具有值T的信号。参考 符号'BXA8B'仅指示第八地址BXA8的反信号，参考符号'AXBK70，仅指 示信号AXK70的反信号，并且参考符号，AXBK73〉'仅指示信号 AXK73〉的反信号。亦即，地址AXK70、 BXA8B和AXK73〉是通it^J"各个地址ii^t^ 解码而获得的。在各种种类的块中使用以这种方式预解码的地址 AXI<XX>，这将在稍后描述。参考图4,第九至第十一地址BXA9、 BXA10及BXA11被预解码以 产生地址MMS<0:7>。地址MMSO:7〉是通过将第九至第十一地址 BXA9、 BXA10和BXA11变换为二进制数而获得的二进制代码。当全部 第九至第十 一地址BXA9 、 BXA10和BXA11都具有值'0'时，地址MMS<0>5具有值T;并且当全部第九至第十一地址BXA9、 BXA10及BXA11都具 有值T时，地址MMS〈〉具有值'1'。地址MMSO:7〉将其形式从地址 BXA9、 BXA10和BXAll改变，但它们也是地址，其将在稍后描述的各 种种类的块中使用。参考图5，可以看到的是，地址PMSO:3〉是通过对预解码地址 MMS〈X〉和AXBKX〉进行解码而产生的。地址PMS<0:3>+的每一个是 在选择单元块<0:3>中的每一个时被启动的信号。这可以从用以产生地址 PMSO:3〉的地址和图2的映射表来理解。尽管未示出，可以以与地址 PMSO:3〉相同的方式产生地址PMS<4:7>。参考符号'R3DI'指示在用于 测试冗余单元的测试模式中所使用的信号，并且在正常操作期间被固定至 值T。参考图6，可以看到的是，地址PMS〈8:10是通过对地址MMS〈X〉 和地址AXBKX〉进行解码而产生的。当选择单元块<8:10>中的每一个时， 地址PMS〈8:10被启动，这可以从图2的映射表来理解。图7和图8是图1中所示的主字线驱动单元121的电路图。图7图示 了主字线驱动单元121的接收地址的一部分。具体而言，图7图示了主字 线驱动单元121的设置在第零个单元块120中的部分，并且因此通过地址 PMSO来启用主字线驱动单元121。这是因为在选择第零个单元块120 时地址PMSO被启动。亦即，图7的电糾艮据在地址PMSO的启动期间地址AXI<60:65> 当中的哪一个地址被启动而产生被启动至逻辑，低，的信号 MWDI<60:65>。地址AXK60:65〉是通iW"第六至第八地址BXA6、 BXA7 和BXA8进行解码而获得的。取决于待驱动的字线的数目，图7的电路以 多个的形式设置在主字线驱动单元121中。图8图示了主字线驱动单元121的另一个部分，其用于基于信号 MWDK60与地址AXK30的组合来驱动第零条主字线MWLB<0>。当 基于第三至第五地址的组合而实现的地址AXK30在信号MWDK60被 启动至逻辑，低，的状态下被启动至逻辑，高，时，第零条主字线MWLB<0> 被启用至逻辑'低'。同样以与第零条主字线MWLBO相同的方式基于各 个地址的组合而启用其它主字线(亦即，不同于第零条主字线MWLB<0>的主字线)。参考符号'WPHMW'指示主字线驱动单元121的控制信号， 其与选择字线的程序无关。图9和图IO是图1中所示的phi X驱动单元124的电路图。图9图 示了 phi X驱动单元124的接收地址的一部分。类似于主字线驱动单元 121，同样基于地址PMSO而启用phi X驱动单元124，因为phi X驱动 单元124也设置在第零个单元块120中。phi X驱动单元124基于地址 AXK20:21〉的组合而产生被启动至逻辑'低，的信号FXD20和信号 FXD21，所述地址AXK20:21〉是基于第二至第四地址的组合而获得的。图10图示了 phi X驱动单元124的产生第零个phi X控制信号 FXBO本文档来自技高网...

【技术保护点】
一种包括多个单元块的半导体存储装置，包括：　块解码单元，其配置成对用于选择相应单元块的输入地址进行解码以产生块选择信号；　块信息地址产生单元，其配置成对所述块选择信号和用于选择所述相应单元块内的待启动的字线的分配地址执行逻辑运算 ，以产生仅在选择所述相应单元块时被启动的块信息地址；以及　字线驱动单元，其配置成响应于所述块信息地址而选择字线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：尹泰植，李康设，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]