集成电路的制造方法技术

一种集成电路的制造方法，包括：提供一包括多个底裸片的底芯片；将一第一顶裸片对准于该底芯片内的一第一底裸片；在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；将该第一顶裸片接合至该第一底裸片上；利用该第一目标位置计算一第二顶裸片的第二目标位置；移动该第二顶裸片至该第二目标位置；以及将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。本发明专利技术可大幅提升产能，同时不会降低对准的准确性。

【技术实现步骤摘要】

本专利技术涉及一种集成电路制造工艺，尤其涉及一种将半导体裸片接合至芯片的方法。
技术介绍
半导体裸片的尺寸随着半导体技术的发展越趋微縮，而同时需要将更多的原件整合至半导体裸片内。因此，半导体裸片需要将越来越多的I/O接合垫装至更小的面积内，且I/O接合垫的密度快速提升，使得半导体裸片的封装变得越来越困难而不利于生产。 封装技术可分为两种类型。一种是一般被称做晶片级封装(wafer levelpackage，WLP)，其中位于一芯片上的裸片于被切割(saw)之前封装。WLP技术具有例如产能(throughput)较高及成本较低的优点，此外，所需要的填胶(Under-fill)及/或封胶(molding)材料较少。然而，WLP技术仍有缺点。如先前所述，裸片的尺寸越来越小，且公知WLP只能是扇入式(fan-in type)封装技术，其中每个裸片的I/O接合垫直接限制于其对应裸片的表面上的区域。由于裸片的面积有限，因此i/o接合垫的数目受限于i/o接合垫的间距(Pitch)的限度。举例而言，当縮小1/0接合垫的间距时，会产生焊锡桥(solderbridge)。再者，在需要固定的球尺寸(fixed-ball-size)的前提下，焊球(solder ball)必定具有必然的尺寸，其转而限制了焊球在裸片表面上能被封装的数目。 另一种封装的类型于裸片封装至其他芯片前先将裸片自芯片切割，且只有封装已知良好裸片(known-good-die)。此封装技术的优势形成扇出芯片(fan-out chip)封装的可能性，意思是位于裸片上的1/0接合垫可配置于较裸片本身更大面积的区域，因而增加I/O接合垫可封装于裸片表面上的数目。 将裸片接合至芯片的方法包括介电材料连接介电材料接合法(dielectric_to_dielectric bonding)(也称做融合接合(fusion bonding))、铜材料连接铜材料接合法(copper_to_copper bonding)、接着层接合(adhesive bonding)法及焊锡接合(solder bonding)法。图1显示焊锡接合法工艺，其中顶裸片100借由焊球106接合至底裸片200(其可位于底芯片中)上，且其中焊球106设置于接合垫104及204之间。接着进行回焊(reflow)步骤以熔化焊球106。于焊球106的尺寸够大的例子中，由于熔化的焊球106可助于接合垫104对准于其各自的接合垫204，因此为自对准的(self-aligned)接合过程，如图2所示。 在进行铜材料连接铜材料(copper-to-copper)的直接接合的例子中，或是焊球106的尺寸不够大的例子中，不会有自对准的效应发生。请参考图3，顶裸片100借由接合垫104与接合垫204的彼此直接接触以接合至底裸片200上。顶裸片100也可借由非常薄的焊料膜(solder film)(未显示)接合至底裸片200上。若接合垫104失准(misaligned)于接合垫204时，并无法以后续的回焊(reflow)步骤矫正失准。因此，每个顶裸片必须精确的对准于底裸片。此必须在对每个顶裸片进行接合步骤时附伴进行对准步骤，而使得产能大幅降低。因此有需要一种接合方法以改善产能而不会降低对准的准确性。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种，包括提供一包括多个底裸片的底芯片；将一第一顶裸片对准于该底芯片内的一第一底裸片；在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；将该第一顶裸片接合至该第一底裸片上；利用该第一目标位置计算一第二顶裸片的第二目标位置；移动该第二顶裸片至该第二目标位置；以及将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。 本专利技术也提供一种，包括提供一包括多个底裸片的底芯片；将该些顶裸片放置于一裸片托盘的裸片支架内；将该裸片托盘放置邻近于该底芯片，其中该裸片托盘的一X-轴平行于该底芯片的一X-轴；取起一第一顶芯片，并对准于该底芯片内的一第一底裸片；记录该第一顶裸片的坐标；将该第一顶裸片接合至该第一底裸片上；根据该些坐标计算一第二顶裸片所要移至的位置，其中该第二顶裸片的位置对应一位于该底芯片内的第二底裸片；以及将该第二顶裸片接合至该第二底裸片，且未进行将该第二顶裸片对准于该第二底裸片的步骤。 本专利技术还提供一种，包括将一包括第一顶裸片及第二顶裸片的顶裸片放置于一裸片托盘的裸片支架内；将该裸片托盘放置邻近于一底芯片，其中该裸片托盘的一 X-轴平行于该底芯片的一 X-轴；计算一位于该底芯片内的第二底裸片其相对于一位于该底芯片内的第一底裸片的一相对x-坐标及相对y_坐标；取起该第一顶裸片，并对准于位于该底芯片内的第一底裸片；于该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一 X-坐标及第一 y_坐标；将该第一顶裸片接合至该第一底裸片上；相加该第一 x-坐标及相对x-坐标以计算一第二 x-坐标，并相加该第一 y-坐标及相对y_坐标以计算一第二 y_坐标；自该裸片托盘移动该第二顶裸片至一对应于该第二 x-坐标及第二 y_坐标的第二位置；以及将该第二顶裸片接合至该第二底裸片上。 本专利技术可大幅提升产能，同时不会降低对准的准确性。附图说明 图1及图2显示公知的焊锡接合法工艺。 图3显示公知的铜材料连接铜材料的直接接合工艺。 图4A至图13显示根据本专利技术实施例的接合工艺的剖面图及平面图。 图14显示根据本专利技术实施例的剖面图。 并且，上述附图中的附图标记说明如下 20 底芯片；22 底裸片；22_1 底裸片；22_2 底裸片；22_3底裸片；224 底裸片；23 接合垫；30 裸片托盘；32 裸片支架；33 凹口 ；40 顶芯片；42 顶裸片；42_1 顶裸片；42_2 顶裸片；42_3 顶裸片；42_4 顶裸片；43 切割道；44 接合垫；50 玻璃片或带子；52 压合头；54 控制单元；56 封胶材料；60 介电层；62 介电层；66 深孔；100 顶裸片；104 接合垫；106 焊球；200 底裸片；204 接合垫；D 深度；T 深度；W1 顶宽度；W2 底宽度；a 顶斜角度；|3 斜角度。具体实施例方式有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本专利技术所提 供的各种可应用的专利技术概念依具体内文的各种变化据以实施，且在此所讨论的具体实施例 仅是用来显示具体使用和制造本专利技术的方法，而不用以限制本专利技术的范围。 本专利技术提供接合裸片于芯片上的方法。以下通过各种图示及例式说明本专利技术优选 实施例的制造过程。此外，在本专利技术各种不同的各种实施例和图示中，相同的符号代表相同 或类似的元件。于下述实施例中，以倒装芯片(面对面(face-to-face))接合法将顶裸片 接合至底芯片。然而，本专利技术也可使用其他接合方法，例如背对背接合、面对背接合或类似 的方法。再者，除了金属材料连接金属材料(metal-to-metal bonding)的方式之外，本发 明也可使用其他的接合方法，例如介电材料连接介电材料、焊锡接合(solder bonding)、接 着层接合(adhesive bonding)及类似的方法。 图4A及图4B分别显示裸片所要接合至其上的底芯片20的平面图及本文档来自技高网...

【技术保护点】
一种集成电路的制造方法，包括：提供一包括多个底裸片的底芯片；将一第一顶裸片对准于该底芯片内的一第一底裸片；在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；将该第一顶裸片接合至该第一底裸片上；利用该第一目标位置计算一第二顶裸片的第二目标位置；移动该第二顶裸片至该第二目标位置；以及将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：邱文智，吴文进，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]