芯片内置基板和芯片内置基板的制造方法技术

本发明专利技术提供一种芯片内置基板的制造方法，其特征在于，该制造方法具有：第１步骤，把半导体芯片安装在形成有第１布线的第１基板上；以及第２步骤，将形成有第２布线的第２基板和上述第１基板粘合，在上述第２步骤中，上述半导体芯片被封装在上述第１基板和上述第２基板之间，并且上述第１布线和上述第２布线电连接，形成与上述半导体芯片连接的多层布线。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及内置有半导体芯片的芯片内置基板。技术背景目前，使用半导体芯片等的半导体装置的电子设备的高性能化正在 进行中，要求在将半导体芯片安装在基板上的情况下的高密度化、以及 安装有半导体芯片的基板的小型化、省空间化等。因此，提出了一种嵌入有半导体芯片的基板，即所谓的芯片内置型 的布线基板，并提出了用于将半导体芯片内置于基板中的各种结构。并 且，近年，由于半导体芯片的布线的细微化正在进行中，因而伴随于此， 要求芯片内置基板的布线结构的细微化，芯片内置基板的布线结构的多 层化。然而，随着芯片内置基板的布线结构的细微化、多层化的进行，芯 片内置基板的生产需要时间，产生生产效率下降的问题。并且，伴随布 线结构的细微化、多层化，产生生产成品率下降的问题。特别是，在芯 片内置基板的情况下，由于高价的半导体芯片被埋设在基板内，因而产 生由于生产成品率下降而使许多高价的半导体芯片浪费的可能性。在上述专利文献l (日本特开2003—347722号公报)中公开了一种 将安装有半导体芯片的基板层叠的方法。然而，上述专利文献1所公开 的专利技术仅是将基板层叠的方法，针对在使内置有半导体芯片的基板的布 线细微化、多层化的情况下的生产成品率下降的解决手段，却未作任何 公开，也没有任何暗示。专利文献l:日本特开2003—347722号公报
技术实现思路
因此，在本专利技术中，把提供一种解决了上述问题的新型有用的芯片 内置基板和该芯片内置基板的制造方法作为课题。本专利技术的具体课题是提供一种生产成品率良好、与内置的半导体芯 片连接的多层布线的可靠性高的芯片内置基板和制造该芯片内置基板的 制造方法。在本专利技术的第1观点中，上述课题是使用以下一种芯片内置基板的 制造方法来解决的，该芯片内置基板的制造方法的特征在于，该制造方 法具有第1步骤，把半导体芯片安装在形成有第1布线的第1基板上； 以及第2步骤，将形成有第2布线的第2基板和上述第1基板粘合，在 l:述第2步骤中，上述半导体芯片被封装在上述第1基板和上述第2基 板之间，并且上述第1布线和上述第2布线被电连接，从而形成与上述 半导体芯片连接的多层布线。并且，在本专利技术的第2观点中，上述课题是使用以下--种芯片内置 基板来解决的，该芯片内置基板具有第1基板，其形成有第1布线， 在该第1布线上安装有半导体芯片；以及第2基板，其形成有第2布线， 并与上述第1基板粘合，该芯片内置基板的特征在于，在上述第1基板 和上述第2基板之间形成有封装连接层，形成与上述半导体芯片连接的 多层布线，该封装连接层封装上述半导体芯片，并使上述第1布线和上 述第2布线电连接。根据本专利技术，可提供一种生产成品率良好、与内置的半导体芯片连 接的多层布线的可靠性高的芯片内置基板和制造该芯片内置基板的制造 方法。附图说明图1A是示出根据实施例1的芯片内置基板的制造方法的图(之1)。 图1B是示出根据实施例1的芯片内置基板的制造方法的图(之2)。 图IC是示出根据实施例1的芯片内置基板的制造方法的图(之3)。 图1D是示出根据实施例1的芯片内置基板的制造方法的图(之4)。 图1E是示出根据实施例1的芯片内置基板的制造方法的图(之5)。图IF是示出根据实施例1的芯片内置基板的制造方法的图(之6)。图2A是示出根据实施例2的芯片内置基板的制造方法的图(之1)。 图2B是示出根据实施例2的芯片内置基板的制造方法的图(之2)。 图3是示出根据实施例3的芯片内置棊板的图。. 图4A是示出根据实施例4的芯片内置基板的制造方法的图(之1)。 图4B是示出根据实施例4的芯片内置基板的制造方法的图(之2)。 图4C是示出根据实施例4的芯片内置基板的制造方法的图(之3)。 图5A是示出根据实施例5的芯片内置基板的制造方法的图(之1)。 图5B是示出根据实施例5的芯片内置基板的制造方法的图(之2)。 图5C是示出根据实施例5的芯片内置基板的制造方法的图(之3)。 图5D是示出根据实施例5的芯片内置基板的制造方法的图(之4)。 图5E是示出根据实施例5的芯片内置基板的制造方法的图(之5)。 图5F是示出根据实施例5的芯片内置基板的制造方法的图(之6)。 图5G是示出根据实施例5的芯片内置基板的制造方法的图(之7)。 图5H是示出根据实施例5的芯片内置基板的制造方法的图(之8)。 图51是示出根据实施例5的芯片内置基板的制造方法的图(之9)。 图5J是示出根据实施例5的芯片内置基板的制造方法的图(之10)。 图5K是示出根据实施例5的芯片内置基板的制造方法的图(之11)。 图5L是示出根据实施例5的芯片内置基板的制造方法的图(之12)。 图5M是示出根据实施例5的芯片内置基板的制造方法的图(之13)。 图5N是示出根据实施例5的芯片内置基板的制造方法的图(之14)。 图50是示出根据实施例5的芯片内置基板的制造方法的图(之15)。 图5P是示出根据实施例5的芯片内置基板的制造方法的图(之16)。 图6A是示出根据实施例6的芯片内置基板的制造方法的图(之1)。 图6B是示出根据实施例6的芯片内置基板的制造方法的图(之2)。 图6C是示出根据实施例6的芯片内置基板的制造方法的图(之3)。 图6D是示出根据实施例6的芯片内置基板的制造方法的图(之4)。 图6E是示出根据实施例6的芯片内置基板的制造方法的图(之5)。 图7是示出根据实施例7的芯片内置基板的图。 图8是示出根据实施例8的芯片内置基板的图。 图9是示出根据实施例9的芯片内置基板的图。图IO是示出根据实施例io的芯片内置基板的图。图11是示出根据实施例11的芯片内置基板的图。图12是示出根据实施例12的芯片内置基板的图。图13是示出根据实施例13的芯片内置基板的图。图14是示出根据实施例14的芯片内置基板的图。图15是示出根据实施例15的芯片内置基板的图。图16是示出根据实施例16的芯片内置基板的图。图17是示出根据实施例17的芯片内置基板的图。图18是示出根据实施例17的芯片内置基板的连接部分的图。图19A是示出图17所示的芯片内置基板的制造方法的图(之1)。图19B是示出图17所示的芯片内置基板的制造方法的图(之2)。图19C是示出图17所示的芯片内置基板的制造方法的图(之3)。图19D是示出图17所示的芯片内置基板的制造方法的图(之4)。图19E是示出图17所示的芯片内置基板的制造方法的图(之5)。图20是示出根据实施例18的芯片内置基板的制造方法的图(之1)。图21A是示出根据实施例18的芯片内置基板的制造方法的图(之2) 。图21B是示出根据实施例18的芯片内置基板的制造方法的图(之3) 。图22是示出布线基板的贴合方法的图(之l)。 图23是示出布线基板的贴合方法的图(之2)。 图24是示出布线基板的贴合方法的图(之3)。 图25是示出布线基板的贴合方法的图(之4)。 图26是示出根据实施例20的芯片内置基板的制造方法的图(之1)。 图27是示出根据实施例20的芯片内置基板的制造方法的图(之2)。 图28是示出根据实施例21的芯片内置基板的制造方法的图(之1)。 图29是示出根据实施例21的芯片内置基板的制造方法的图(之2)。图30是示出根据实施例22的芯片内置基板的图(之l)。图31是本文档来自技高网...

【技术保护点】
一种芯片内置基板的制造方法，其特征在于，该制造方法具有：第１步骤，把半导体芯片安装在形成有第１布线的第１基板上；以及第２步骤，对形成有第２布线的第２基板和上述第１基板进行粘合，在上述第２步骤中，上述半导体芯片被封装在 上述第１基板和上述第２基板之间，并且上述第１布线和上述第２布线被电连接，从而形成与上述半导体芯片连接的多层布线。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：山野孝治，饭塚肇，坂口秀明，小林敏男，荒井直，小林壮，小山铁也，饭田清明，真岛智明，田中功一，国本裕治，柳沢孝，
申请(专利权)人：新光电气工业株式会社，
类型：发明
国别省市：JP[日本]