半导体器件制造技术

提供一种半导体器件。该半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在多个沟道层之间并且设置在栅电极与一对源/漏极图案之间。栅极间隔物包括交替地堆叠在一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。个第一间隔物图案和多个第二间隔物图案。个第一间隔物图案和多个第二间隔物图案。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年8月13日在韩国知识产权局递交的韩国专利申请No.10
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2021
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0107077的优先权，其全部内容通过引用并入本文。


[0003]本公开涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。

技术介绍

[0004]本公开涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
[0005]半导体器件包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小，这可能恶化半导体器件的操作特性。因此，已经进行了各种研究以开发制造具有优异性能同时克服由半导体器件的高集成度引起的限制的半导体器件的方法。

技术实现思路

[0006]一个或多个示例实施例提供了一种具有提高的电特性和增加的可靠性的半导体器件及其制造方法。
[0007]示例实施例不限于以上提及的目的，并且本领域技术人员将根据以下描述清楚地理解以上未提及的其他目的。
[0008]根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在多个沟道层之间并且设置在栅电极与一对源/漏极图案之间。栅极间隔物包括交替地堆叠在一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。
[0009]根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；栅极介电图案，设置在栅电极与多个沟道层之间；多个第一栅极间隔物，从多个沟道层中的最上面的沟道层的顶表面竖直延伸经过栅电极的顶表面；多个第二栅极间隔物，设置在栅电极与一对源/漏极图案之间，多个第二栅极间隔物沿与第一方向和第二方向垂直的第三方向与多个第一栅极间隔物重叠；栅极封盖图案，设置在栅电极的顶表面
上且在多个第一栅极间隔物之间；层间介电层，设置在一对源/漏极图案的顶表面、多个第一栅极间隔物的侧壁和栅极封盖图案的顶表面上；多个有源触点，穿透层间介电层到达一对源/漏极图案；栅极触点，穿透栅极封盖图案和层间介电层到达栅电极。多个第二栅极间隔物中的每一个包括：在栅极介电图案的侧壁上与多个第二间隔物图案交替地堆叠的多个第一间隔物图案。
[0010]根据示例实施例，一种半导体器件包括：衬底，包括第一单元区和第二单元区；第一有源图案和第二有源图案，所述第一有源图案在第一单元区上沿第一方向延伸，所述第二有源图案在第二单元区上沿第一方向延伸；一对第一源/漏极图案和一对第二源/漏极图案，所述一对第一源/漏极图案设置在第一有源图案上，所述一对第二源/漏极图案设置在第二有源图案上；多个沟道层，在第一有源图案和第二有源图案中的每一个上竖直地堆叠并且彼此间隔开，设置在第一有源图案上的多个沟道层设置在一对第一源/漏极图案之间，并且设置在第二有源图案上的多个沟道层设置在一对第二源/漏极图案之间；栅电极，在一对第一源/漏极图案之间和一对第二源/漏极图案之间沿第二方向延伸，栅电极跨过第一有源图案和第二有源图案两者并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在一对第一源/漏极图案与栅电极之间以及一对第二源/漏极图案与栅电极之间。栅极间隔物包括在栅电极的侧壁上交替地堆叠的多个第一间隔物图案和多个第二间隔物图案。
[0011]根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，沿第一方向设置在栅电极与一对源/漏极图案之间，并且沿与第一方向和第二方向垂直的第三方向设置在一对源/漏极图案中的每一个源/漏极图案与衬底之间。栅极间隔物包括多个第一间隔物图案和多个第二间隔物图案，所述多个第一间隔物图案和所述多个第二间隔物图案在一对源/漏极图案的侧壁上交替地堆叠，并且位于一对源/漏极图案中的每一个源/漏极图案与衬底之间。
附图说明
[0012]根据结合附图给出的以下具体实施方式，将更清楚地理解上述和其他方面、特征和优点，在附图中：
[0013]图1示出了说明根据一些示例实施例的半导体器件的平面图。
[0014]图2和图3示出了分别沿图1的线I
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I'和II
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II'截取的截面图，从而示出了根据一些示例实施例的半导体器件。
[0015]图4和图5示出了图2中描绘的部分A的放大图，从而示出了根据一些示例实施例的半导体器件。
[0016]图6示出了沿图1的线I
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I'截取的截面图，从而示出了根据一些示例实施例的半导体器件。
[0017]图7A、图8A、图10A、图14A和图16A示出了说明根据一些示例实施例的制造半导体器件的方法的平面图。
[0018]图7B、图8B、图9、图10B、图11、图12、图13、图14B、图15A和图16B示出了沿图7A、图8A、图10A、图14A和图16A的线I
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I'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。
[0019]图7C、图8C、图15B和图16C示出了沿图7A、图8A、图14A和图16A的线II
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II'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。
具体实施方式
[0020]现在将参考附图更全面地描述示例实施例，其中示出了示例实施例。将理解的是，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。如本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。诸如
“…
中的至少一个”之类的表述当在元件列表之后时修饰整个元件列表，而不是修饰列表中的单独元件。例如，表述“a、b和c中的至少一个”应该理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在所述有源图案上并且在所述第一方向上彼此间隔开；多个沟道层，在所述一对源/漏极图案之间在所述有源图案上竖直地堆叠并且彼此间隔开；栅电极，在所述一对源/漏极图案之间沿第二方向延伸，所述栅电极设置在所述有源图案上并且围绕所述多个沟道层，并且所述第二方向与所述第一方向相交；以及栅极间隔物，设置在所述多个沟道层之间并且设置在所述栅电极与所述一对源/漏极图案之间，其中，所述栅极间隔物包括交替地堆叠在所述一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。2.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个与所述一对源/漏极图案中的一个源/漏极图案的侧壁接触。3.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个具有C形状，以及其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个的两个端部与所述一对源/漏极图案中的一个源/漏极图案的侧壁接触。4.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案包括半导体材料，以及其中，所述多个第二间隔物图案包括介电材料。5.根据权利要求4所述的半导体器件，其中，所述多个第一间隔物图案和所述多个沟道层包括相同的材料。6.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个的厚度等于或大于所述多个第二间隔物图案中的每一个的厚度。7.根据权利要求1所述的半导体器件，还包括设置在所述栅电极和所述多个沟道层之间的栅极介电图案，其中，所述栅极介电图案在所述栅电极和所述栅极间隔物之间延伸，以及其中，所述多个第一间隔物图案和所述多个第二间隔物图案中的每一个从所述多个沟道层中的一个沟道层的底表面沿所述栅极介电图案的侧壁延伸，并且从所述栅极介电图案的侧壁沿所述多个沟道层中的另一个沟道层的顶表面延伸。8.根据权利要求1所述的半导体器件，其中，所述栅极间隔物还包括第三间隔物图案，所述第三间隔物图案被所述多个第二间隔物图案中的最里面的第二间隔物图案围绕。9.根据权利要求8所述的半导体器件，其中，所述第三间隔物图案和所述多个第一间隔物图案包括相同的材料，以及其中，所述第三间隔物图案的厚度大于所述多个第一间隔物图案中的每一个的厚度并且大于所述多个第二间隔物图案中的每一个的厚度。10.根据权利要求1所述的半导体器件，其中，所述多个第二间隔物图案包括：多个第一图案，围绕所述多个第一间隔物图案中的最里面的第一间隔物图案；以及
第二图案，设置在所述多个第一间隔物图案中的所述最里面的第一间隔物图案与所述一对源/漏极图案中的一个源/漏极图案的侧壁之间，其中，所述第二图案的厚度大于所述多个第一图案中的每一个的厚度。11.根据权利要求10所述的半导体器件，其中，所述第二图案的厚度是所述多个第一图案中的每一个的厚度的约1.5倍至约2倍。12.根据权利要求10所述的半导体器件，其中，所述多个第一图案中的每一个具有C形状，其中，所述多个第一图案中的每一个的两个端部与所述侧壁接触，以及其中，所述第二图案在所述多个第一间隔物图案中的所述最里面的第一间隔物图案的端部之间连续地与所述侧壁接触。13.根据权利要求1所述的半导体器件，其中，所述栅极间隔物包括多个栅极间隔物，以及其中，所述多个栅极间隔物中的最下面的栅极间隔物延伸到所述一对源/漏极图案中的一个源/漏极图案的底表面上。14.根据权利要求13所述的半导体器件，其中，所述一对源...

【专利技术属性】
技术研发人员：朴范琎，金孝珍，姜明吉，金真范，李商文，金洞院，赵槿汇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：