具有与2D沟道材料集成的CMOS功能的薄膜晶体管制造技术

描述了具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。在示例中，一种集成电路结构包括第一器件，该第一器件包括第一二维(2D)材料层和围绕第一2D材料层的第一栅极堆叠体。第一栅极堆叠体具有围绕栅极电介质层的栅电极。第二器件堆叠在第一器件上。第二器件包括第二2D材料层以及围绕第二2D材料层的第二栅极堆叠体。第二栅极堆叠体具有围绕栅极电介质层的栅电极。第二2D材料层具有不同于第一2D材料层的成分的成分。2D材料层的成分的成分。2D材料层的成分的成分。

【技术实现步骤摘要】
具有与2D沟道材料集成的CMOS功能的薄膜晶体管


[0001]本公开的实施例属于集成电路结构领域，并且具体而言，涉及具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。

技术介绍

[0002]对于过去的几十年，集成电路中的特征的缩放已经成为了持续增长的半导体工业背后的推动力。使特征缩放到越来越小允许在半导体芯片的有限芯片面积上实现提高密度的功能单元。
[0003]例如，缩小晶体管的大小允许将更高数量的存储器或逻辑器件结合到芯片上，从而制造出具有提高的容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，随着器件尺寸的持续缩小，多栅极晶体管(例如，三栅极晶体管)变得越来越占据主导地位。在常规工艺中，三栅极晶体管一般制作在体块硅衬底上或者制作在绝缘体上硅衬底上。在一些情况下，优选采用体块硅衬底，因为其成本较低并且与现有的高产率体块硅衬底基础设施兼容。然而，对多栅极晶体管的缩放并非没有后果。随着微电子电路系统的这些基本构建块的尺寸的减小并且随着在给定区域中制作的基本构建块的绝对数量的增大，有关用于制作这些构建块的半导体工艺的约束也已经变得无法克服。
[0004]薄膜晶体管(TFT)的性能可以取决于很多因素。例如，TFT的操作所能够达到的效率可以取决于该TFT的亚阈值摆幅，其表征实现漏极电流中的给定变化所需的栅极
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源极电压的变化量。较小的亚阈值摆幅使TFT能够在栅极
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源极电压下降到TFT的阈值电压以下时使TFT能够截止到较低泄漏值。在室温上针对TFT的亚阈值摆幅的常规理论下限是每十年漏极电流变化60毫伏。
[0005]常规的现有技术制作工艺中的变化可能限制使这些工艺进一步扩展到(例如)13nm或亚13nm范围的可能性。因此，未来技术节点所需的功能部件的制作可能需要引入新的方法，或者将新的技术整合到当前制作工艺中，或者以新技术替代当前制作工艺。
附图说明
[0006]图1示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的截面图。
[0007]图2A
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2G示出了根据本公开的实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的方法中的各项操作的截面图。
[0008]图3A
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3E示出了根据本公开的另一实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的另一方法中的各项操作的截面图。
[0009]图4和图5是根据本文公开的实施例中的一者或多者的包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的晶圆和管芯的顶视图。
[0010]图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维
(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件的截面侧视图。
[0011]图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件组件的截面侧视图。
[0012]图8示出了根据本公开的实施例一种实施方式的计算装置。
具体实施方式
[0013]描述了具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。在以下描述中，阐述了很多具体细节，例如具体的材料和工具处理体系，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如单重金属镶嵌或双重金属镶嵌处理，以免不必要地使本公开的实施例难以理解。此外，应当理解在图中示出的各种实施例只是例示性的表示并且未必按比例绘制。在一些情况下，将按照对理解本公开最有帮助的方式将各项操作依次描述为多个分立的操作；但是不应将描述顺序推断为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
[0014]以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非意图进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”等的术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等的术语描述在一致但任意的参照系内部件的部分的取向和/或位置，通过参考描述所论述部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
[0015]本文描述的实施例可以涉及前端(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，其中，在半导体衬底或半导体层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有操作。紧随在最后的FEOL操作之后，结果通常是具有隔离开的晶体管(例如，没有任何导线)的晶圆。
[0016]本文描述的实施例可以涉及后端(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，其中，采用晶圆上的布线(例如，一个或多个金属化层)对各个器件(例如，晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片对封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代化的IC工艺，可以在BEOL中添加10个以上的金属层。
[0017]下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是采用FEOL处理情境进行例示的，但是这样的方案同样可以适用于BEOL处理。类似地，尽管示例性处理方案可以是采用BEOL处理情境进行例示的，但是这样的方案同样可以适用于FEOL处理。
[0018]本文描述的一个或多个实施例涉及用于CMOS的二维(2D)过渡金属二硫属化物(TMD)堆叠结构。实施例可以包括侧面接触部的使用。实施例可以包括或者涉及前端晶体管、后端晶体管、薄膜晶体管或片上系统(SoC)技术中的一者或多者。
[0019]为了提供语境，由于静电和迁移率下降的原因，硅(Si)不能缩小到13nm的栅极长度(Lg)以下。然而，2D TMD场效应晶体管能够缩小到13nm的栅极长度(Lg)以下。照此，堆叠
的Si纳米线可能局限于大于13nm的Lg。
[0020]根据本公开的一个或多个实施例，描述了将2D TMD工艺集成到堆叠的PMOS之上的NMOS或者NMOS之上的PMOS布置中。可以通过实施本文描述的实施例来实现堆叠的CMOS与2D TMD的面(facial)集成，从而实现摩尔定律的持续。
[0021]作为示例性结构，图1示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的截面图。
[0022]参本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：第一器件，所述第一器件包括第一二维(2D)材料层和围绕所述第一2D材料层的第一栅极堆叠体，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及堆叠在所述第一器件上的第二器件，所述第二器件包括第二2D材料层和围绕所述第二2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极，其中，所述第二2D材料层具有不同于所述第一2D材料层的成分的成分。2.根据权利要求1所述的集成电路结构，其中，所述第一器件是NMOS器件，并且所述第二器件是PMOS器件。3.根据权利要求1所述的集成电路结构，其中，所述第一器件是PMOS器件，并且所述第二器件是NMOS器件。4.根据权利要求1、2或3所述的集成电路结构，其中，所述第一器件电耦合至所述第二器件。5.根据权利要求1、2或3所述的集成电路结构，其中，所述第一器件与所述第二器件电隔离。6.一种集成电路结构，包括：NMOS器件，所述NMOS器件包括：第一多个垂直堆叠的二维(2D)材料层，所述第一多个垂直堆叠的2D材料层中的每者包括钼和硫；以及围绕所述第一多个垂直堆叠的2D材料层的第一栅极堆叠体，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及堆叠在所述NMOS器件上的PMOS器件，所述PMOS器件包括：第二多个垂直堆叠的二维2D材料层，所述第二多个垂直堆叠的2D材料层中的每者包括钨和硒；以及围绕所述第二多个垂直堆叠的2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极。7.根据权利要求6所述的集成电路结构，其中，所述NMOS器件电耦合至所述PMOS器件。8.根据权利要求6所述的集成电路结构，其中，所述NMOS器件与所述PMOS器件电隔离。9.根据权利要求6、7或8所述的集成电路结构，其中，所述第一多个垂直堆叠的2D材料层是第一多个垂直堆叠的纳米片，并且所述第二多个垂直堆叠的2D材料层是第二多个垂直堆叠的纳米片。10.根据权利要求6、7或8所述的集成电路结构，其中，所述第一多个垂直堆叠的2D材料层是第一多条垂直堆...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：