半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构包括：下层器件结构，包括基底、以及位于基底上的第一N型晶体管和第一P型晶体管，第一N型晶体管和第一P型晶体管包括第一栅极结构、第一源极、第一漏极和第一沟道层，下层器件结构具有背向基底的键合面；一个或多个堆叠于键合面上的上层器件结构，包括第二N型晶体管和第二P型晶体管，第二N型晶体管和第二P型晶体管包括第二栅极结构、第二源极、第二漏极和第二沟道层；键合层，位于相邻下层器件结构和上层器件结构和/或相邻上层器件结构之间。本发明专利技术能够实现不限层数的电路堆叠的效果，有利于节约半导体结构的占用面积。导体结构的占用面积。导体结构的占用面积。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式晶体管过渡。
[0003]其中，垂直堆叠组成的互补场效应晶体管(complementary FET，CFET)是一种具革命性的三维立体式的晶体管。CFET器件可以被定义成包括互补鳍式场效应晶体管(FinFET)的结构。换句话说，CFET器件是包括将两个不同类型的FinFET晶体管堆叠在一起的三维电子器件，例如在p型晶体管上堆叠n型晶体管。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，有利于节约所述半导体结构的占用面积。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：下层器件结构，包括基底、以及位于所述基底上的第一N型晶体管和第一P型晶体管，所述第一N型晶体管和第一P型晶体管均包括第一栅极结构、分别位于所述第一栅极结构两侧的第一源极和第一漏极、以及被所述第一栅极结构覆盖且沿平行于所述基底表面方向连接所述第一源极和第一漏极的第一沟道层，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层上的第一栅电极层，所述下层器件结构具有背向所述基底的键合面；一个或多个沿所述基底表面法线方向堆叠于所述键合面上的上层器件结构，所述上层器件结构包括：第二N型晶体管和第二P型晶体管，所述第二N型晶体管和第二P型晶体管均包括第二栅极结构、分别位于所述第二栅极结构两侧的第二源极和第二漏极、以及被所述第二栅极结构覆盖且沿平行于所述基底表面方向连接所述第二源极和第二漏极的第二沟道层，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层上的第二栅电极层；键合层，位于相邻所述下层器件结构和上层器件结构之间，且当所述上层器件结构的数量为多个时，所述键合层还位于相邻所述上层器件结构之间。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：形成下层器件结构，包括第一基底、以及形成于所述第一基底上的第一N型晶体管和第一P型晶体管，所述第一N型晶体管和第一P型晶体管均包括第一栅极结构、分别位于所述第一栅极结构两侧的第一源极和第一漏极、以及被所述第一栅极结构覆盖且沿平行于所述第一基底表面方向连接所述第一源极和第一漏极的第一沟道层，所述下层器件结构具有背向所述第一基底的键合面；进行一次或多次器件堆叠处理，形成一个或多个沿所述第一基底表面法线方向堆叠于所述下层器件结构上方的上层器件结构，所述器件堆叠处理包括：在所述键合面上形成键合层；在所述键合层上形成第二N型晶体管和第二P型晶体管，所述第二N型晶体管和第二P型晶体管均包括第二栅极结构、分别位于所述第二栅极结构两侧的第二源极和第二漏极、
以及被所述第二栅极结构覆盖且沿平行于所述键合层表面方向连接所述第二源极和第二漏极的第二沟道层。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的半导体结构中，所述下层器件结构包括第一N型晶体管和第一P型晶体管，所述上层器件结构包括第二N型晶体管和第二P型晶体管；本专利技术实施例中，在每一层器件结构中都包括N型晶体管和P型晶体管，则下层器件结构与上层器件结构均可以分别单独构成电路结构并进行电连接，从而能够采用电路堆叠的方式形成半导体结构的电路结构，相比于同一层器件结构中仅形成有一种沟道导电类型的晶体管结构，则两层器件结构才能构成电路结构，从而每次堆叠都只能进行双层堆叠的方案，本专利技术实施例能够实现不限层数的电路堆叠的效果，能够根据工艺需求，在下层器件结构上堆叠一层或多层上层器件结构，减小对上层器件结构的层数的限制，同时，采用多层堆叠的方式，有利于节约所述半导体结构的占用面积。
[0009]本专利技术实施例提供的半导体结构的形成方法中，形成下层器件结构，包括第一N型晶体管和第一P型晶体管，进行一次或多次器件堆叠处理，形成一个或多个沿所述第一基底表面法线方法堆叠于所述下层器件结构上方的上层器件结构，所述上层器件结构包括第二N型晶体管和第二P型晶体管；本专利技术实施例中，在每一层器件结构中都包括N型晶体管和P型晶体管，则下层器件结构与上层器件结构均可以分别单独构成电路结构并进行电连接，从而能够采用电路堆叠的方式形成半导体结构的电路结构，相比于同一层器件结构中仅形成有一种沟道导电类型的晶体管结构，则两层器件结构才能构成电路结构，从而每次堆叠都只能进行双层堆叠的方案，本专利技术实施例能够实现不限层数的电路堆叠的效果，能够根据工艺需求，在下层器件结构上形成一层或多层上层器件结构，减小对上层器件结构的层数的限制，同时，采用多层堆叠的方式，有利于节约所述半导体结构的占用面积。
附图说明
[0010]图1是一种半导体结构的示意图；
[0011]图2至图9是本专利技术半导体结构一实施例的示意图；
[0012]图10至图23是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0013]由
技术介绍
可知，CFET结构为垂直堆叠组成的互补场效应晶体管。但是，目前难以节约CFET结构的占用面积。
[0014]现结合一种半导体结构，分析难以节约CFET结构的占用面积的原因。
[0015]图1为一种半导体结构的示意图。
[0016]所述半导体结构包括：下层器件结构10，所述下层器件结构10包括衬底11、以及位于衬底11上的第一晶体管，所述第一晶体管包括第一栅极结构13、分别位于所述第一栅极结构13两侧的第一源漏掺杂层12、以及被所述第一栅极结构13覆盖且沿平行于所述衬底11表面方向连接所述第一源漏掺杂层12的第一沟道层(图未示)，所述第一晶体管的沟道导电类型均相同；堆叠于所述下层器件结构10上方的上层器件结构20，所述上层器件结构20包
括第二晶体管，所述第二晶体管包括第二栅极结构23、分别位于第二栅极结构23两侧的第二源漏掺杂层22、以及被所述第二栅极结构23覆盖且沿平行于所述衬底11表面方向连接所述第二源漏掺杂层22的第二沟道层(图未示)，所述第二晶体管的沟道导电类型均相同。
[0017]所述第一晶体管和第二晶体管之间通过导电插塞30实现对应端口之间的电连接，从而形成电路结构。
[0018]但是，所述CFET结构中，下层器件结构10仅包括一种沟道导电类型的晶体管，上层器件结构20也仅包括一种沟道导电类型的晶体管，也就是说，所述第一晶体管和第二晶体管中的任一个为NMOS晶体管，另一个为PMOS晶体管，因此，彼此垂直堆叠的第一晶体管和第二晶体管构成互补场效应晶体管，需要两层堆叠的晶体管结构才能形成电路结构，若要继续进行堆叠，则需要再形成多个两层堆叠的电路结构构成最终的电路结构，也就是说，每次堆叠都只能进行双层堆叠，因此，所述CFET结构的设计，导致半导体结构的占用面积较大，难以应对半导体器件愈加高密集度的进程。
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：下层器件结构，包括基底、以及位于所述基底上的第一N型晶体管和第一P型晶体管，所述第一N型晶体管和第一P型晶体管均包括第一栅极结构、分别位于所述第一栅极结构两侧的第一源极和第一漏极、以及被所述第一栅极结构覆盖且沿平行于所述基底表面方向连接所述第一源极和第一漏极的第一沟道层，所述第一栅极结构包括第一栅介质层和位于所述第一栅介质层上的第一栅电极层，所述下层器件结构具有背向所述基底的键合面；一个或多个沿所述基底表面法线方向堆叠于所述键合面上的上层器件结构，所述上层器件结构包括：第二N型晶体管和第二P型晶体管，所述第二N型晶体管和第二P型晶体管均包括第二栅极结构、分别位于所述第二栅极结构两侧的第二源极和第二漏极、以及被所述第二栅极结构覆盖且沿平行于所述基底表面方向连接所述第二源极和第二漏极的第二沟道层，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层上的第二栅电极层；键合层，位于相邻所述下层器件结构和上层器件结构之间，且当所述上层器件结构的数量为多个时，所述键合层还位于相邻所述上层器件结构之间。2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：互连结构，用于与所述第一N型晶体管、第一P型晶体管、第二N型晶体管和第二P型晶体管的对应端口实现电性耦接。3.如权利要求2所述的半导体结构，其特征在于，所述下层器件结构中的第一N型晶体管和第一P型晶体管构成第一反相器，所述上层器件结构中的第二N型晶体管和第二P型晶体管构成第二反相器，所述第二反相器与所述第一反相器实现串联。4.如权利要求2或3所述的半导体结构，其特征在于，所述第一N型晶体管和第一P型晶体管共用所述第一栅极结构，所述第二N型晶体管和第二P型晶体管共用所述第二栅极结构；所述互连结构包括：第一漏极互连线，位于所述第一漏极顶部，并连接所述第一P型晶体管和第一N型晶体管的第一漏极；第二漏极互连线，位于所述第二漏极顶部，并连接所述第二N型晶体管和第二P型晶体管的第二漏极。5.如权利要求4所述的半导体结构，其特征在于，所述互连结构还包括：导电柱，贯穿所述第一漏极互连线顶部的键合层，且位于所述第一互漏极连线顶部与所述第二栅极结构的底部之间，所述导电柱与所述第一漏极互连线和第二栅极结构电连接。6.如权利要求5所述的半导体结构，其特征在于，所述导电柱与所述第二栅极结构中的第二栅电极层为一体结构。7.如权利要求4所述的半导体结构，其特征在于，所述互连结构还包括：第一源极插塞，位于所述第二N型晶体管的第二源极顶部和侧壁，所述第一源极插塞还向下贯穿所述键合层，并延伸至所述第一N型晶体管的第一源极的顶部，所述第一源极插塞与所述第一N型晶体管的第一源极电连接；第二源极插塞，位于所述第二P型晶体管的第二源极顶部和侧壁，所述第二源极插塞还向下贯穿所述键合层，并延伸至所述第一P型晶体管的第一源极顶部，所述第二源极插塞与所述第一P型晶体管的第一源极电连接。8.如权利要求4所述的半导体结构，其特征在于，所述互连结构还包括：栅极插塞，位于
所述第二栅极结构的侧部且贯穿所述第一栅极结构顶部的键合层，所述栅极插塞与所述第一栅极结构电连接。9.如权利要求7所述的半导体结构，其特征在于，所述下层器件结构还包括：第一层间介质层，位于所述基底上，并覆盖所述第一栅极结构的侧壁；所述第一漏极互连线位于所述第一层间介质层中并覆盖所述第一漏极顶部；所述第一源极插塞和第二源极插塞还贯穿相对应的所述第一源极上方的第一层间介质层。10.如权利要求7所述的半导体结构，其特征在于，所述上层器件结构还包括：第二层间介质层，位于所述键合层上，并覆盖所述第二栅极结构的侧壁；所述第二漏极互连线位于所述第二层间介质层中并覆盖所述第二漏极顶部；所述第一源极插塞和第二源极插塞还贯穿相对应的所述第二源极上方的第二层间介质层。11.如权利要求4所述的半导体结构，其特征在于，所述第一漏极互连线的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、Al、TiSiN和TiAlC中的一种或多种；所述第二漏极互连线的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、Al、TiSiN和TiAlC中的一种或多种。12.如权利要求5所述的半导体结构，其特征在于，所述导电柱的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、Al、TiSiN和TiAlC中的一种或多种。13.如权利要求7所述的半导体结构，其特征在于，所述第一源极插塞的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、Al、TiSiN和TiAlC中的一种或多种；所述第二源极插塞的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、Al、TiSiN和TiAlC中的一种或多种。14.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层为凸立于所述基底上的第一沟道鳍部；所述第一栅极结构横跨所述第一沟道鳍部，且覆盖所述第一沟道鳍部的部分顶部和部分侧壁；或者，所述第一沟道层位于所述基底上且与所述基底间隔设置，所述第一沟道层包括一个或多个间隔设置的第一子沟道层；所述第一栅极结构环绕覆盖所述第一子沟道层；所述第二沟道层为凸立于所述键合层上的第二沟道鳍部；所述第二栅极结构横跨所述第二沟道鳍部，且覆盖所述第二沟道鳍部的部分顶部和部分侧壁；或者，所述第二沟道层位于所述键合层上且与所述键合层间隔设置，所述第二沟道层包括二个或多个间隔设置的第二子沟道层；所述第二栅极结构环绕覆盖所述第二子沟道层。15.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层的材料包括硅、锗化硅、锗或
Ⅲ‑Ⅴ
族半导体材料；所述第二沟道层的材料包括硅、锗化硅、锗或
Ⅲ‑Ⅴ
族半导体材料。16.如权利要求1所述的半导体结构，其特征在于，所述键合层的材料包括氧化硅、氮化硅、氮氧化硅和掺碳的氧化硅中的一种或多种。17.如权利要求1所述的半导体结构，其特征在于，所述第一栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO...

【专利技术属性】
技术研发人员：金吉松，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：