用于锁相环的数字锁定检测器制造技术

一种锁定检测器，适用于一锁相环，该锁相环依据一参考时钟产生一反馈时钟，该锁定检测器包括一匹配检测器与一仲裁器。当第一时钟于一切换点进行切换时，匹配检测器用于检查一第二时钟的一切换点是否落于一预设时窗；该预设时窗包含该第一时钟的该切换点，而当该第二时钟的该切换点落于该预设时窗时，匹配检测器输出一匹配信号。仲裁器用于计算该匹配信号的连续出现次数，并检查该连续出现次数是否符合一第一预设标准，且当该连续出现次数符合该第一预设标准时，输出一锁定信号，以表示该反馈时钟进入一锁定状态。

【技术实现步骤摘要】

本专利技术有关于一种锁相环(PLL)，且特别是有关于一种用于锁相环的数字锁定检测器。
技术介绍
在现在的同步式系统(如计算机系统与通信设备)中，时钟发生电路是非常重要的部份。随着电路操作速度的快速提升，时钟发生电路的性能要求亦更加严苛。判断何时时钟已稳定并可利用于进行逻辑运算，对系统而言非常重要，这功能通常被称为锁定检测，并通常由锁定检测器完成。而锁定检测器如以模拟电路形成，便会有一些电阻或电容的零组件，容易受到制造过程、温度、电源供电的变异影响，而使其性能不够稳定，因此，以数字方式建构锁定检测器便成为克服前述缺点的常用手段之一。传统的具数字锁定检测器的锁相环结构如图1所示，该锁相环结构公开于美国专利5909130号之中。具数字锁定检测器的锁相环包括一锁相环10、第一延迟12、第二延迟14、第一移位寄存器16、第二移位寄存器18、一及-逻辑门20、一第三移位寄存器22以及一逻辑电路24。第一延迟12接收锁相环的相位检测器(未示于图中)的第一控制信号S1，并将其依预定的第一延迟时间予以延迟，而输出第一延迟信号；相同的，第二延迟14接收锁相环的相位检测器(未示于图中)的第二控制信号S2，并将其依预定的第二延迟时间予以延迟，而输出第二延迟信号；第一移位寄存器16接收第二延迟14输出的第二延迟信号，并经参考信号时钟Ref控制其输出一第一移位寄存器信号；相同的，第二移位寄存器18接收第一延迟12输出的第一延迟信号，并经参考信号时钟Ref控制其输出一第二移位寄存器信号。第一移位寄存器信号与第二移位寄存器信号被作为及-逻辑门20的输入；而及-逻辑门20的输出作为第三移位寄存器22的输入；第三移位寄存器22通常为一多位移位寄存器，其输出通常至少为一位且可各自重设(reset)；第三移位寄存器22的输出作为逻辑电路24的输入，当该输入的位数字符合一预定状态时，逻辑电路24输出一信号以指示锁定状态。
技术实现思路
本专利技术提供一种锁定检测器，适用于一锁相环，该锁相环依据一参考时钟产生一反馈时钟，该锁定检测器包括一匹配检测器与一仲裁器。当第一时钟于一切换点进行切换时，匹配检测器用于检查一第二时钟的一切换点是否落于一预设时窗；该预设时窗包含该第一时钟的该切换点，而当该第二时钟的一切换点落于该预设时窗时，匹配检测器输出一匹配信号。仲裁器用于计算该匹配信号的连续出现次数，并检查该连续出现次数是否符合一第一预设标准，且当该连续出现次数符合该第一预设标准时，输出一锁定信号，以表示该反馈时钟进入一锁定状态。此外，本专利技术亦提供一种锁定检测器，该锁定检测器包括一匹配检测器与一仲裁器。其中，匹配检测器于该第二时钟的切换点没有落于预设时窗(time window)时，输出一不匹配信号(unmatch signal)，而该仲裁器计算该不匹配信号的连续出现次数，并于该不匹配信号的该连续出现次数符合一第二预设标准且该反馈时钟于该锁定状态时，输出一脱离信号(unlocksignal)，以表示该反馈时钟脱离了该锁定状态。本专利技术还提供一种锁定检测器，该锁定检测器包括一匹配检测器与一仲裁器。其中，该匹配检测器包含有一前取样器(ahead sampler)、一后取样器(lag sampler)与一判断器，前取样器用以于该第一时钟的该切换点的一前预设时间时，提取该第二时钟的一先前逻辑状态；后取样器用以于该第一时钟的该切换点的一后预设时间时，提取该第二时钟的一后逻辑状态；判断器依据该先前逻辑状态以及该后逻辑状态，用以判断该第二时钟的该切换点是否落于该预设时窗(time window)中。本专利技术还提供一种锁定检测器，该锁定检测器包括一第一延迟器(firstdelay)与一第二延迟器(second delay)，第一延迟器用以将一领先时钟延迟该前预设时间，以产生该第二时钟；第二延迟器用以将该第二时钟延迟该后预设时间，以产生一落后时钟；其中，该前取样器于该第一时钟切换时，提取该领先时钟的一第一逻辑状态，做为该先前逻辑状态；且该后取样器于该第一时钟切换时，提取该落后时钟的一第二逻辑状态，做为该后逻辑状态。此外，本专利技术亦提供一种锁定检测器，锁定检测器还包含有一第一分频器与一第二分频器，第一分频器用以将该参考时钟降频，以成为一参考降频时钟；第二分频器，用以将该反馈时钟降频，以成为一反馈降频时钟。本专利技术利用一领先时钟与一落后时钟建立一预设时窗，当第二时钟的切换点连续落于此时窗内N次(第一预设标准)，则锁定检测器送出一锁定信号，以代表锁相环进入锁定状态；当第二时钟的切换点连续落在此时窗外M次(第二预设标准)，则锁定检测器送出一脱离信号，以代表锁相环脱离了锁定状态。本专利技术以纯数字方式建构锁定检测器，可以改善锁定检测的准确度并节省电路面积，还可避免误锁定。为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，详细说明如下附图说明图1为传统的具数字锁定检测器的锁相环结构示意图。图2为应用锁定检测器的锁相环的结构图。图3A为应用依据本专利技术一实施例锁定检测器的锁相环结构示意图。图3B为图3A的锁相环中仲裁器的示意图。图4为应用依据本专利技术另一实施例锁定检测器的锁相环结构示意图。图5A为应用依据本专利技术又一实施例锁定检测器的锁相环结构示意图。图5B为图5A的锁相环中各时钟的时序图。图5C为图5A的锁相环中判断器的示意图。图5D为图5C的判断器的真值表。图6A为应用依据本专利技术再一实施例锁定检测器的锁相环结构示意图。图6B为图6A的锁相环的压控振荡器结构示意图。图7为应用依据本专利技术另一实施例锁定检测器的锁相环结构示意图。符号说明10-锁相环；12-第一延迟；14-第二延迟；16-第一移位寄存器；18-第二移位寄存器；20-及-逻辑门；21-相位频率检测器；22-第三移位寄存器；23-低通滤波器；24-逻辑电路；25-压控振荡器；30-锁定检测器；40-匹配检测器；41-前取样器；42-第一延迟器；43-后取样器；44-第二延迟器；45-判断器；46-D触发器；47-第三延迟器；48-D触发器；50-仲裁器；52-计数器；54-比较器；72-第一分频器；74-第二分频器。具体实施例方式图2为应用锁定检测器的锁相环的结构图，该锁相环包括一相位频率检测器(phase frequency detector；PFD)21、一低通滤波器23、一压控振荡器(voltage contolled oscillator；VCO)25以及一锁定检测器30。一参考时钟Ref经过相位频率检测器21、低通滤波器23与压控振荡器25所形成的回路(及基本的锁相环)而产生一反馈时钟输出Fed；锁定检测器30用以检测锁相环是否进入锁定状态，并输出一锁定信号，以指示该反馈时钟输出Fed进入一锁定状态。请参照图3A，其为应用依据本专利技术一实施例锁定检测器的锁相环结构示意图。锁相环10依据一参考时钟Ref产生一反馈时钟Fed，锁定检测器30包括一匹配检测器(match detector)40与一仲裁器(arbiter)50。当第一时钟C1于一切换点进行切换(transition)时，匹配检测器40检查一第二时钟C2的一切换点是否落于一预设时窗(time window)；该预设时窗包含该第一时钟C1的本文档来自技高网...

【技术保护点】
一种锁定检测器，适用于一锁相环，该锁相环依据一参考时钟产生一反馈时钟，该锁定检测器包括：一匹配检测器，当第一时钟于一切换点进行切换时，用以检查一第二时钟的一切换点是否落于一预设时窗，且该预设时窗包含该第一时钟的该切换点，当该第二时钟的该切换点落于该预设时窗时，用以输出一匹配信号；一仲裁器，用以计算该匹配信号的连续出现次数，并检查该连续出现次数是否符合一第一预设标准，且当该连续出现次数符合该第一预设标准时，输出一锁定信号，以表示该反馈时钟进入一锁定状态；其中，该第一时钟对应该参考时钟以及该反馈时钟其中之一，且该第二时钟对应该参考时钟以及该反馈时钟其中的另一个。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈永聪，徐亚涛，宋振宇，李耿民，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]