背面源极/漏极接触件及其形成方法技术

本公开涉及背面源极/漏极接触件及其形成方法。一种半导体器件包括：器件层，该器件层包括：沟道区域；栅极堆叠，位于沟道区域和第一绝缘鳍的侧壁之上并且沿着沟道区域和第一绝缘鳍的侧壁；以及外延源极/漏极区域，与沟道区域相邻，其中，外延源极/漏极区域延伸穿过第一绝缘鳍。该半导体器件还包括：正面互连结构，位于器件层的第一侧上；以及背面互连结构，位于器件层的第二侧上，该器件层的第二侧与器件层的第一侧相对。背面互连结构包括与外延源极/漏极区域电连接的背面源极/漏极接触件。极区域电连接的背面源极/漏极接触件。极区域电连接的背面源极/漏极接触件。

【技术实现步骤摘要】
背面源极/漏极接触件及其形成方法


[0001]本公开总体涉及背面源极/漏极接触件及其形成方法。

技术介绍

[0002]半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。

技术实现思路

[0004]根据本公开的一方面，提供了一种半导体器件，包括：器件层，所述器件层包括：沟道区域；栅极堆叠，位于所述沟道区域和第一绝缘鳍的侧壁之上并且沿着所述沟道区域和所述第一绝缘鳍的侧壁；以及外延源极/漏极区域，与所述沟道区域相邻，其中，所述外延源极/漏极区域延伸穿过所述第一绝缘鳍；正面互连结构，位于所述器件层的第一侧上；以及背面互连结构，位于所述器件层的第二侧上，所述器件层的第二侧与所述器件层的第一侧相对，其中，所述背面互连结构包括与所述外延源极/漏极区域电连接的背面源极/漏极接触件。
[0005]根据本公开的一方面，提供了一种半导体器件，包括：第一绝缘鳍和第二绝缘鳍；栅极电极，位于所述第一绝缘鳍和所述第二绝缘鳍的侧壁之上并沿着所述第一绝缘鳍和所述第二绝缘鳍的侧壁；源极/漏极区域，位于所述第一绝缘鳍和所述第二绝缘鳍之间，其中，所述源极/漏极区域包括：第一外延区域，包括第一小平面；以及第二外延区域，包括与所述第一小平面合并的第二小平面；正面源极/漏极接触件，与所述源极/漏极区域电连接；以及背面源极/漏极接触件，与所述源极/漏极区域电连接，其中，所述源极/漏极区域设置在所述背面源极/漏极接触件与所述正面源极/漏极接触件之间。
[0006]根据本公开的一方面，提供了一种形成半导体器件的方法，所述方法包括：在第一半导体鳍和第二半导体鳍之间形成浅沟槽隔离(STI)区域；在所述STI区域之上形成第一绝缘鳍；在所述第一绝缘鳍的第一部分和所述第一半导体鳍之上形成虚设栅极；在所述第一绝缘鳍的第二部分中蚀刻第一凹部；在所述第一半导体鳍中蚀刻第二凹部并在所述第二半导体鳍中蚀刻第三凹部，其中，所述第一凹部将所述第二凹部连接至所述第三凹部；以及在所述第一凹部、所述第二凹部和所述第三凹部中外延生长源极/漏极区域。
附图说明
[0007]在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应
当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
[0008]图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的示例。
[0009]图2、图3、图4、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图18D、图18E、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B以及图25C是根据一些实施例的制造纳米FET的中间阶段的横截面图。
[0010]图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B以及图35C是根据一些实施例的在纳米FET上制造互连结构的中间阶段的横截面图。
[0011]图36A、图36B、图36C以及图36D是根据一些实施例的纳米FET器件和互连结构的横截面图。
具体实施方式
[0012]下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
[0013]此外，为了易于描述，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或操作中除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
[0014]在各种实施例中，将背面源极/漏极接触件制造为使得源极/漏极区域与在半导体芯片的背面上的互连结构电连接。可以为具有改进的电性能的电源线和电接地线来布线背面互连结构。绝缘鳍可以设置在源极/漏极区域之间，用于源极/漏极分布控制并保持相邻的源极/漏极区域分开。此外，可以在形成源极/漏极区域之前至少部分地去除选择的绝缘鳍，从而也可以形成合并的源极/漏极区域。结果，即使当背面接触件具有相对有限的接触件面积时，也可以降低器件电阻。例如，晶体管器件处于“导通”状态时的总电阻可以表示为R
on
，其包括沟道电阻(R
ch
)和外部电阻(R
p
)。R
p
包括金属电阻(R
im1
)、接触电阻(R
cnt
)、源极/漏极电阻(R
epi
)、铺展电阻(R
sp
)和拉伸电阻(R
ext
)。通过提供具有增加的外延体积的合并的源极/漏极区域，不仅R
epi
可以减少，但也可以提供更有效的电流通路，从而也降低了R
cnt
。结
果，在无需增加背面源极/漏极接触件面积的情况下就可以降低器件电阻。
[0015]在特定的上下文中描述了实施例，即包括纳米FET的管芯。然而，各种实施例可以被应用于替代纳米FET或与纳米FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：器件层，所述器件层包括：沟道区域；栅极堆叠，位于所述沟道区域和第一绝缘鳍的侧壁之上并且沿着所述沟道区域和所述第一绝缘鳍的侧壁；以及外延源极/漏极区域，与所述沟道区域相邻，其中，所述外延源极/漏极区域延伸穿过所述第一绝缘鳍；正面互连结构，位于所述器件层的第一侧上；以及背面互连结构，位于所述器件层的第二侧上，所述器件层的第二侧与所述器件层的第一侧相对，其中，所述背面互连结构包括与所述外延源极/漏极区域电连接的背面源极/漏极接触件。2.根据权利要求1所述的半导体器件，其中，所述第一绝缘鳍包括：第一区域，与所述栅极堆叠重叠；以及第二区域，与所述外延源极/漏极区域重叠，其中，所述第一区域的高度大于所述第二区域的高度。3.根据权利要求2所述的半导体器件，其中，所述第一区域的高度与所述第二区域的高度的比值至少为2至1。4.根据权利要求1所述的半导体器件，还包括：第二绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第二绝缘鳍的顶表面和第一侧壁；以及第三绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第三绝缘鳍的顶表面和第一侧壁，并且其中，所述外延源极/漏极区域从所述第二绝缘鳍的第二侧壁延伸穿过所述第一绝缘鳍，并且延伸至所述第三绝缘鳍的第二侧壁。5.根据权利要求1的半导体器件，其中，所述外延源极/漏极区域包括：第一外延区域，包括第一小平面；以及第二外延区域，包括第二小平面，其中，所述第二小平面与所述第一小平面合并。6.根据权利要求5所述的半导体器件，其中，所述正面互连结构包括与所述外延源极/漏极区域电连接的源极/漏极接触件，其中，所述源极/漏极接触件与...

【专利技术属性】
技术研发人员：吕惟皓，舒丽丽，郭建亿，杨育佳，李威养，黄禹轩，蔡庆威，程冠伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：