制造半导体器件的方法技术

提供了利用减少或消除材料分离的远程等离子体工艺的半导体器件和制造方法。通过减少材料分离，可以在更光滑的界面上沉积上面的导电材料。通过在更光滑的界面上沉积，可以避免沉积的材料的整体损失，这改善了整体良率。这改善了整体良率。这改善了整体良率。

【技术实现步骤摘要】
制造半导体器件的方法


[0001]本申请的一些实施例涉及制造半导体器件的方法。

技术介绍

[0002]半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
[0003]半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。

技术实现思路

[0004]本申请的一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成至源极/漏极区域的接触件，所述接触件与半导体鳍相邻；在所述接触件上方沉积介电层；通过所述介电层暴露所述接触件；将所述接触件放入处理室中；在所述处理室外部生成等离子体；将所述等离子体引入处理室；以及沉积与所述接触件物理接触的导电材料。
[0005]本申请的另一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成穿过介电层的开口以暴露源极/漏极接触件；氧化所述源极/漏极接触件的部分以形成基底层；用远程等离子体工艺去除所述基底层，所述远程等离子体工艺利用电感耦合氢等离子体；以及将导电材料沉积至所述源极/漏极接触件上。
[0006]本申请的又一些实施例提供了一种制造半导体器件的方法，所述方法包括：通过介电层中的开口使源极/漏极接触件凹进；通过所述开口氧化所述源极/漏极接触件的顶面以形成基底层；用氢等离子体和氩等离子体去除所述基底层，其中，所述氢等离子体和所述氩等离子体在远程等离子体单元中生成；以及将导电材料沉积至所述开口中。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1示出了根据一些实施例的半导体鳍上方的栅极结构。
[0009]图2示出了根据一些实施例的finFET器件。
[0010]图3示出了根据一些实施例的层间电介质的形成。
[0011]图4示出了根据一些实施例的光刻胶的放置和图案化。
[0012]图5示出了根据一些实施例的层间电介质的图案化。
[0013]图6示出了根据一些实施例的源极/漏极接触件的凹进。
[0014]图7A至图7E示出了根据一些实施例的处理工艺。
[0015]图8示出了根据一些实施例的导电接触件的形成。
[0016]图9示出了根据一些实施例的额外通孔的形成的一部分。
[0017]图10示出了根据一些实施例的平坦化工艺。
[0018]图11示出了根据一些实施例的重新覆盖工艺。
具体实施方式
[0019]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0020]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0021]现在将针对特定实施例描述实施例，特定实施例利用非分离工艺为5nm工艺节点、3nm工艺节点等中的进一步连接准备源极/漏极接触件。但是，所描述的实施例旨在说明而不旨在限制，因为本文提出的构思可以应用于各种各样的实施例中。
[0022]现在参考图1，示出了诸如鳍式场效应晶体管(finFET)器件的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是也可以使用其它衬底，诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体，但在其它实施例中，它可以是n型半导体。
[0023]可以作为最终形成第一隔离区域105的初始步骤形成第一沟槽103。第一沟槽103可以使用掩蔽层(图1中未单独示出)以及合适的蚀刻工艺形成。例如，掩蔽层可以是包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅的硬掩模，但是可以利用其它材料(诸如氧化物、氮氧化物、碳化硅、这些的组合等)和其它工艺(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD))或者甚至氧化硅形成以及随后的氮化。一旦形成，掩蔽层可以通过合适的光刻工艺来图案化以暴露衬底101的将被去除以形成第一沟槽103的那些部分。
[0024]但是，本领域技术人员将认识到，以上描述的形成掩蔽层的工艺和材料不是可以用于保护衬底101的部分同时暴露衬底101的其它部分以形成第一沟槽103的唯一方法。任何合适的工艺(诸如图案化的和显影的光刻胶)可以用于暴露衬底101的要去除以形成第一沟槽103的部分。所有这样的方法完全旨在包括在本实施例的范围内。
[0025]一旦已经形成并且图案化掩蔽层，在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适工艺去除暴露的衬底101以便在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有距衬底101的表面
小于约的第一深度，诸如约
[0026]但是，本领域普通技术人员将认识到，以上描述的形成第一沟槽103的工艺仅仅是一个潜在工艺，并不意味着是唯一实施例。相反，可以利用可以通过其形成第一沟槽103的任何合适的工艺并且可以使用任何合适的工艺，包括任何数量的掩蔽和去除步骤。
[0027]除了形成第一沟槽103之外，掩蔽和蚀刻工艺额外从衬底101的保持未去除的那些部分形成鳍107。为了方便起见，鳍107在图中已经示出为通过虚线与衬底101分隔开，但是分隔开的物理指示可能存在也可能不存在。如下面所讨论，这些鳍107可以用于形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了由衬底101形成的两个鳍107，但是可以利用任何数量的鳍107。
[0028]鳍107可以形成为使得它们在衬底101的表面处具有在约5nm和约80nm之间的宽度，诸如约30nm。此外，鳍1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括：形成至源极/漏极区域的接触件，所述接触件与半导体鳍相邻；在所述接触件上方沉积介电层；通过所述介电层暴露所述接触件；将所述接触件放入处理室中；在所述处理室外部生成等离子体；将所述等离子体引入处理室；以及沉积与所述接触件物理接触的导电材料。2.根据权利要求1所述的方法，其中，生成所述等离子体使用电感耦合等离子体。3.根据权利要求1所述的方法，其中，生成所述等离子体使用氢作为前体。4.根据权利要求1所述的方法，其中，在引入所述等离子体期间，所述处理室保持在1Torr和2Torr之间的压力下。5.根据权利要求4所述的方法，其中，在引入所述等离子体期间，所述处理室保持在200℃的温度下。6.根据权利要求1所述的方法，其中，所述接触件包括钴。7.根据...

【专利技术属性】
技术研发人员：王柏荃，洪嘉阳，潘昇良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：