集成电路装置制造方法及图纸

一种集成电路装置包括一层间介电质(ILD)、包埋于该层间介电质中的一第一塔结构以及包括该层间介电质的围绕该第一塔结构延伸的一部分的一第一环形区。该第一塔结构包括在多个金属层中的多个第一导电图案，以及在所述多个金属层之间的沿着该集成电路装置的一厚度方向的多个第一连通柱。所述多个第一导电图案及所述多个第一连通柱彼此耦接以形成该第一塔结构。所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区。该第一塔结构为一虚设塔结构。塔结构为一虚设塔结构。塔结构为一虚设塔结构。

【技术实现步骤摘要】
集成电路装置


[0001]本技术实施例关于一种集成电路装置。

技术介绍

[0002]由于各种元件(例如，光电装置、电子元件等)的集成密度不断提高，半导体行业经历了快速增长。为了适应半导体装置(亦称为集成电路(integrated circuit，IC)装置)的小型化规模，针对晶圆级封装开发了各种技术及应用，涉及更多具有不同功能的不同元件。集成密度的提高准许将更多元件整合至给定区域中。
[0003]因此，半导体装置的制造涉及在此小且薄的半导体装置上的许多步骤及操作。因此，以小型化规模制造半导体装置变得更加复杂。此外，由于半导体装置的高功率密度，涉及到更多数目的不同材料的不同元件，导致对热管理及热耗散效率的更高要求。

技术实现思路

[0004]根据本揭露的一些实施例，一种集成电路装置包含一层间介电质、一第一塔结构及一第一环形区。第一塔结构包埋于该层间介电质中且包含多个金属层中的多个第一导电图案及多个第一连通柱，其沿着该集成电路装置的一厚度方向位于所述多个金属层之间，其中所述多个第一导电图案与所述多个第一连通柱彼此耦接以形成该第一塔结构。第一环形区包含围绕该第一塔结构延伸的该层间介电质的一部分，其中所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区，且该第一塔结构为一虚设塔结构。
[0005]在本技术的一实施例中，进一步包含：一凸块下冶金结构，在该厚度方向上与该第一塔结构重叠，其中该凸块下冶金结构与该第一塔结构电隔离。
[0006]在本技术的一实施例中，进一步包含：一重新分布层，沿着该厚度方向位于该第一塔结构与该凸块下冶金结构之间，其中该重新分布层电耦接至该凸块下冶金结构，且与该第一塔结构电隔离。
[0007]在本技术的一实施例中，其中：该凸块下冶金结构在该厚度方向上与该第一环形区重叠。
[0008]在本技术的一实施例中，其中：该凸块下冶金结构在该厚度方向上不与该第一环形区重叠。
[0009]在本技术的一实施例中，进一步包含：一第二塔结构，包含：所述多个金属层中的多个第二导电图案；及多个第二连通柱，沿着该厚度方向位于所述多个金属层之间，其中所述多个第二导电图案与所述多个第二连通柱彼此耦接以形成该第二塔结构，其中所述多个第一导电图案通过该第一环形区与所述多个第二导电图案实体上断连，该第二塔结构为另一虚设塔结构。
[0010]在本技术的一实施例中，进一步包含：一凸块下冶金结构，在该厚度方向上与该第一塔结构、该第二塔结构及该第一环形区重叠，其中该凸块下冶金结构与该第一塔结构及该第二塔结构电隔离。
[0011]在本技术的一实施例中，进一步包含：一第二环形区，包含围绕该第二塔结构延伸的该层间介电质的另一部分，其中所述多个第二导电图案由该第二环形区限制，而不延伸超出该第二环形区，且其中该第一环形区及该第二环形区彼此连续。
[0012]根据本揭露的一些实施例，一种集成电路装置包含一层间介电质、一第一塔结构及一第一环形区。第一塔结构包埋于该层间介电质中且包含多个金属层中的多个第一导电图案及多个第一连通柱，其沿着该集成电路装置的一厚度方向位于所述多个金属层之间，其中所述多个第一导电图案与所述多个第一连通柱彼此耦接以形成该第一塔结构。第一环形区包含围绕该第一塔结构延伸的该层间介电质的一部分，其中所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区，且该第一塔结构为一虚设塔结构，其中该第一塔结构在所述多个金属层中的每一者中包含所述多个第一导电图案当中的多个第一导电图案。
[0013]根据本揭露的一些实施例，一种集成电路装置包含一层间介电质、多个金属层及多个连通柱层、至少一个塔结构及至少一个环形区。多个金属层及多个连通柱层包埋于该层间介电质中，且沿着该集成电路装置的一厚度方向交替地配置。塔结构包含所述多个金属层中的多个第一导电图案及所述多个连通柱层中的多个第一连通柱，其中所述多个第一导电图案与所述多个第一连通柱彼此耦接以形成该至少一个塔结构。至少一个环形区围绕该至少一个塔结构延伸，该至少一个环形区包含：该层间介电质的一部分，其围绕该至少一个塔结构延伸，及所述多个金属层中的多个第二导电图案，其中所述多个第一导电图案与所述多个第二导电图案实体上断连。
附图说明
[0014]当结合附图阅读时，自以下详细描述可最佳地理解本揭露的态样。应注意，根据行业的标准惯例，各种特征并未按比例绘制。事实上，出于讨论清晰起见，可以任意增加或减少各种特征的尺寸。
[0015]图1A为根据一些实施例的IC装置的方块图；
[0016]图1B为根据一些实施例的IC装置的一部分的示意性截面图；
[0017]图2A至图2D为根据一些实施例的IC装置的各个区的示意性透视图；
[0018]图3A为根据一些实施例的IC装置的示意性截面图；
[0019]图3B为根据一些实施例的IC装置的金属层的示意性平面图；
[0020]图4A至图4B为根据一些实施例的各种IC装置的示意性平面图；
[0021]图4C为图4B中的IC装置的区的放大示意图；
[0022]图5A至图5C为根据一些实施例的一或多个IC装置的各种凸块区域的示意性平面图；
[0023]图6至图7为根据一些实施例的各种方法的流程图；
[0024]图8A为根据一些实施例的制造方法的流程图；
[0025]图8B至图8F为根据一些实施例的在制造过程中的各个阶段处的IC装置的示意性截面图；
[0026]图9为根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；
[0027]图10为根据一些实施例的IC装置制造系统及与其相关联的IC制造流程的方块图。
[0028]【符号说明】
[0029]100:IC装置
[0030]102:巨集
[0031]104:区
[0032]110:基板
[0033]111:晶体管
[0034]112:源极/漏极区
[0035]113:源极/漏极区
[0036]114:栅极介电层
[0037]115:栅极电极
[0038]116:间隔物
[0039]117:MD接触结构
[0040]118:连通柱
[0041]119:连通柱
[0042]120:互连结构
[0043]121:M0导电图案
[0044]122:M0导电图案
[0045]123:V0连通柱
[0046]129:层间介电质
[0047]130:区
[0048]132:塔结构
[0049]134:塔结构
[0050]135:导电图案
[0051]137:连通柱
[0052]142:环形区
[0053]144:环形区
[0054]145:共同边界区<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路装置，其特征在于，包含：一层间介电质；一第一塔结构，包埋于该层间介电质中且包含：多个金属层中的多个第一导电图案；及多个第一连通柱，沿着该集成电路装置的一厚度方向位于所述多个金属层之间，其中所述多个第一导电图案与所述多个第一连通柱彼此耦接以形成该第一塔结构；及一第一环形区，包含围绕该第一塔结构延伸的该层间介电质的一部分，其中所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区，且该第一塔结构为一虚设塔结构。2.如权利要求1所述的集成电路装置，其特征在于，进一步包含：一凸块下冶金结构，在该厚度方向上与该第一塔结构重叠，其中该凸块下冶金结构与该第一塔结构电隔离。3.如权利要求2所述的集成电路装置，其特征在于，进一步包含：一重新分布层，沿着该厚度方向位于该第一塔结构与该凸块下冶金结构之间，其中该重新分布层电耦接至该凸块下冶金结构，且与该第一塔结构电隔离。4.如权利要求2所述的集成电路装置，其特征在于，其中：该凸块下冶金结构在该厚度方向上与该第一环形区重叠。5.如权利要求2所述的集成电路装置，其特征在于，其中：该凸块下冶金结构在该厚度方向上不与该第一环形区重叠。6.如权利要求1所述的集成电路装置，其特征在于，进一步包含：一第二塔结构，包含：所述多个金属层中的多个第二导电图案；及多个第二连通柱，沿着该厚度方向位于所述多个金属层之间，其中所述多个第二导电图案与所述多个第二连通柱彼此耦接以形成该第二塔结构，其中所述多个第一导电图案通过该第一环形区与所述多个第二导电图案实体上断连，该第二塔结构为另一虚设塔结构。7.如权利要求6所述的集成电路装置，其特征在于，进一步包含：一凸块下冶金结构，在该厚度方...

【专利技术属性】
技术研发人员：张育荣，蔡念豫，蔡旻原，杨稳儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：