混合衬底的形成方法技术

本发明专利技术公开了一种混合衬底的形成方法，包括：步骤一、提供一SOI衬底，在SOI衬底的半导体顶层表面形成硬质掩膜层。步骤二、定义出半导体衬底的形成区域并进行刻蚀形成沟槽。步骤三、进行快速热氧化工艺在沟槽的底部表面和侧面暴露的半导体材料表面形成第一氧化层。步骤四、以硬质掩膜层为掩膜对第一氧化层进行各向异性干法刻蚀在沟槽侧面自对准形成侧墙，侧墙的侧面和硬质掩膜层的侧面对齐。步骤五、进行外延生长在沟槽中形成和半导体主体层相接触的半导体外延层，半导体外延层的顶部表面和半导体顶层的顶部表面平齐。本发明专利技术能避免SOI衬底和半导体衬底的边界处形成鼓包。底和半导体衬底的边界处形成鼓包。底和半导体衬底的边界处形成鼓包。

【技术实现步骤摘要】
混合衬底的形成方法


[0001]本专利技术涉及一种半导体集成电路制造方法，特别涉及一种混合(Hybrid)衬底的形成方法。

技术介绍

[0002]对于绝缘体上硅(Semiconductor On Insulator,SOI)工艺，需要去除部分区域的BOX和SOI层，以形成硅衬底区域，用来对阱区施加电压，以及形成二极管等结构。混合衬底即为同时包括SOI衬底和半导体衬底的结构。如图1A至图1C所示，是现有混合衬底的形成方法的各步骤中的器件结构示意图；现有混合衬底的形成方法，包括如下步骤：
[0003]步骤一、如图1A所示，提供一SOI衬底，所述SOI衬底包括半导体主体层101，介质埋层102和半导体顶层103，所述介质埋层102形成于所述半导体主体层101表面，所述半导体顶层103形成于所述介质埋层102表面；在所述半导体顶层103表面形成硬质掩膜层104。
[0004]通常，所述半导体主体层101的材料包括硅或锗。
[0005]所述介质埋层102的材料包括氧化硅，高介电常数材料。当所述介质埋层102采用氧化硅时，通常也采用BOX表示。
[0006]所述半导体顶层103的材料包括硅或锗。所述半导体顶层103通常也直接称为SOI层。
[0007]所述硬质掩膜层104由第二氧化硅层104a和第三氮化硅层104b叠加而成。
[0008]步骤二、如图1B所示，定义出半导体衬底的形成区域,图1B中，所述半导体衬底的形成区域用大括号106标出，最后保留的所述SOI衬底的形成区域用大括号105标出。
[0009]对所述硬质掩膜层104、所述半导体顶层103、所述介质埋层102和所述半导体主体层101依次进行刻蚀形成沟槽107，所述沟槽107的底部表面低于或等于所述沟槽107外的所述半导体主体层101的顶部表面，所述沟槽107的侧面将所述沟槽107深度范围内的所述硬质掩膜层104、所述半导体顶层103、所述介质埋层102和所述半导体主体层101侧面暴露。
[0010]步骤三、如图1C所示，进行外延生长在所述沟槽107中形成和所述半导体主体层101相接触的半导体外延层108，所述半导体外延层108的顶部表面和所述半导体顶层103的顶部表面平齐；由所述半导体主体层101和所述半导体外延层108叠加形成所述半导体衬底，所述半导体衬底外保持为所述SOI衬底。
[0011]如图1C所示可知，由于外延生长工艺仅会在单晶结构的半导体材料表面生长，在介质层表面不会生长，所述半导体外延层108主要是从所述沟槽107底部表面暴露的所述半导体主体层101的表面往上生长；但是由于在所述沟槽107的侧面也由半导体材料暴露，特别使位于所述沟槽107顶部的所述半导体顶层103会从所述沟槽107的侧面暴露，所以，在暴露的所述半导体层103的侧面处也会生长外延层，侧面生长的外延层和底部的所述半导体主体层101表面生长的外延层相叠加会在所述沟槽107的顶角形成如虚线圈109所示的鼓包缺陷。在对衬底表面平坦性要求较高的应用中如后栅(gate last)工艺中，所述鼓包缺陷的存在会使得后续的刻蚀或CMP工艺产生不利影响。
[0012]另外，鼓包缺陷也容易在去除所述硬质掩膜层104时产生剥离，从而形成剥离缺陷，这也会影响产品良率。

技术实现思路

[0013]本专利技术所要解决的技术问题是提供一种混合衬底的形成方法，能避免SOI衬底和半导体衬底的边界处形成鼓包。
[0014]为解决上述技术问题，本专利技术提供的混合衬底的形成方法，包括如下步骤：
[0015]步骤一、提供一SOI衬底，所述SOI衬底包括半导体主体层，介质埋层和半导体顶层，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；在所述半导体顶层表面形成硬质掩膜层。
[0016]步骤二、定义出半导体衬底的形成区域，对所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层依次进行刻蚀形成沟槽，所述沟槽的底部表面低于或等于所述沟槽外的所述半导体主体层的顶部表面，所述沟槽的侧面将所述沟槽深度范围内的所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层侧面暴露。
[0017]步骤三、进行快速热氧化(RTO)工艺，所述RTO工艺使所述沟槽的底部表面和侧面暴露的所述半导体主体层以及所述沟槽的侧面暴露的所述半导体顶层氧化并形成第一氧化层。
[0018]步骤四、以所述硬质掩膜层为掩膜对所述第一氧化层进行各向异性干法刻蚀，所述各向异性干法刻蚀将所述沟槽的底部表面的所述第一氧化层全部去除以及在所述沟槽的侧面自对准形成由保留的所述第一氧化层组成的侧墙，所述侧墙的侧面和所述硬质掩膜层的侧面对齐。
[0019]步骤五、进行外延生长在所述沟槽中形成和所述半导体主体层相接触的半导体外延层，所述半导体外延层的顶部表面和所述半导体顶层的顶部表面平齐；由所述半导体主体层和所述半导体外延层叠加形成所述半导体衬底，所述半导体衬底外保持为所述SOI衬底。
[0020]进一步的改进是，所述半导体主体层的材料包括硅或锗。
[0021]进一步的改进是，所述介质埋层的材料包括氧化硅，高介电常数材料。
[0022]进一步的改进是，所述半导体顶层的材料包括硅或锗。
[0023]进一步的改进是，所述半导体外延层的材料包括硅或锗。
[0024]进一步的改进是，所述硬质掩膜层由第二氧化硅层和第三氮化硅层叠加而成。
[0025]进一步的改进是，步骤二中，采用光刻形成的光刻胶图形定义出所述半导体衬底的形成区域；在所述沟槽的刻蚀工艺完成后，还包括去除所述光刻胶图形的步骤。
[0026]进一步的改进是，所述沟槽的刻蚀工艺采用干法刻蚀。
[0027]进一步的改进是，所述第二氧化硅层的厚度为3nm～10nm。
[0028]进一步的改进是，所述第三氮化硅层的厚度为10nm～30nm。
[0029]进一步的改进是，步骤三中，形成的所述第一氧化层的厚度为6nm～12nm。
[0030]进一步的改进是，步骤四中，所述侧墙的厚度为3nm以上。
[0031]进一步的改进是，步骤四的所述各向异性干法刻蚀完成后，还包括进行湿法清洗以去除刻蚀副产物。
[0032]进一步的改进是，步骤一中提供的所述SOI衬底为FDSOI衬底，所述半导体顶层的厚度达12nm以下。
[0033]进一步的改进是，步骤五之后，还包括去除所述硬质掩膜层的步骤。
[0034]进一步的改进是，去除所述硬质掩膜层之后，还包括：
[0035]采用后栅工艺在所述SOI衬底上形成CMOS器件，在所述半导体衬底上形成无源器件或所述CMOS器件的掺杂区引出结构。
[0036]本专利技术在对SOI衬底的半导体衬底的形成区域进行刻蚀形成沟槽之后，增加了一步形成第一氧化层的RTO工艺以及一步对第一氧化层进行刻蚀形成侧墙的各向异性干法刻蚀工艺，由于侧墙能将沟槽侧面暴露的半导体材料包括半导体主本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种混合衬底的形成方法，其特征在于，包括如下步骤：步骤一、提供一SOI衬底，所述SOI衬底包括半导体主体层，介质埋层和半导体顶层，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；在所述半导体顶层表面形成硬质掩膜层；步骤二、定义出半导体衬底的形成区域，对所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层依次进行刻蚀形成沟槽，所述沟槽的底部表面低于或等于所述沟槽外的所述半导体主体层的顶部表面，所述沟槽的侧面将所述沟槽深度范围内的所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层侧面暴露；步骤三、进行RTO工艺，所述RTO工艺使所述沟槽的底部表面和侧面暴露的所述半导体主体层以及所述沟槽的侧面暴露的所述半导体顶层氧化并形成第一氧化层；步骤四、以所述硬质掩膜层为掩膜对所述第一氧化层进行各向异性干法刻蚀，所述各向异性干法刻蚀将所述沟槽的底部表面的所述第一氧化层全部去除以及在所述沟槽的侧面自对准形成由保留的所述第一氧化层组成的侧墙，所述侧墙的侧面和所述硬质掩膜层的侧面对齐；步骤五、进行外延生长在所述沟槽中形成和所述半导体主体层相接触的半导体外延层，所述半导体外延层的顶部表面和所述半导体顶层的顶部表面平齐；由所述半导体主体层和所述半导体外延层叠加形成所述半导体衬底，所述半导体衬底外保持为所述SOI衬底。2.如权利要求1所述的混合衬底的形成方法，其特征在于：所述半导体主体层的材料包括硅或锗。3.如权利要求1所述的混合衬底的形成方法，其特征在于：所述介质埋层的材料包括氧化硅，高介电常数材料。4.如权利要求1所述的混合衬底的形成方法，其特征在于：所述半导体顶层的材料包括硅或锗。5.如权利要...

【专利技术属性】
技术研发人员：汪韬，辻直樹，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：