半导体结构及其制造方法技术

本发明专利技术实施例提供一种半导体结构及其制造方法，半导体结构包括：衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的硬度大于所述第一隔离层的硬度。本发明专利技术实施例有利于减小沟槽底部拐角受到的应力。的应力。的应力。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

技术介绍

[0002]在沟槽隔离结构的制备过程中，对沟槽的深度、宽度以及形貌的控制是较大的难点，尤其是对沟槽的形貌的控制，在很大程度上决定了沟槽隔离结构的隔离能力。
[0003]采用现有制备方法形成的沟槽，其拐角可能相对于底部朝远离沟槽开口的方向凸出，这很容易在晶圆内形成应力集中的情况，不利于后续制程中产生的应力的释放，从而影响半导体器件的良率，严重时可能导致晶圆破损甚至报废。

技术实现思路

[0004]本专利技术实施例提供一种半导体结构及其制造方法，有利于减弱沟槽拐角处应力集中的问题，提高半导体器件的良率。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度。
[0006]另外，所述第一隔离层包括第一隔离子层和第二隔离子层，所述第一隔离子层位于所述应力调整层与所述衬底之间，以分隔所述应力调整层和所述衬底，所述第二隔离子层位于所述应力调整层与所述第二隔离层之间，以分隔所述应力调整层与所述第二隔离层。
[0007]另外，所述应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖所述底部的部分所述第一隔离子层的表面。
[0008]另外，所述第二隔离子层与位于所述底部表面的所述第一隔离子层接触。
[0009]另外，所述第一隔离子层的厚度为2nm～10nm，所述第二隔离子层的厚度为2nm～10nm。
[0010]另外，所述第二隔离层的厚度为10nm～20nm。
[0011]另外，所述应力调整层的材料与所述第二隔离层的材料相同。
[0012]另外，所述第一隔离层的材料包括二氧化硅，所述应力调整层的材料包括氮化硅。
[0013]另外，半导体结构还包括：第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
[0014]另外，所述衬底包括外围区和阵列区，所述应力调整层位于所述外围区的沟槽内。
[0015]相应地，本专利技术实施例还提供一种半导体结构的制造方法，包括：提供衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开
口的方向凸起；形成第一隔离层和应力调整层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面，所述应力调整层位于覆盖所述拐角表面的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度；形成第二隔离层，所述第二隔离层覆盖所述第一隔离层的表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度。
[0016]另外，形成第一隔离层和应力调整层的工艺步骤包括：形成第一隔离子层，所述第一隔离子层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；形成应力调整层，所述应力调整层覆盖位于所述拐角表面的所述第一隔离子层的表面；形成第二隔离子层，所述第二隔离子层覆盖所述应力调整层表面和所述第一隔离子层表面，所述第一隔离子层和所述第二隔离子层构成所述第一隔离层。
[0017]另外，形成所述应力调整层的工艺步骤包括：形成应力调整膜，所述应力调整膜覆盖所述第一隔离子层表面；利用等离子体刻蚀工艺刻蚀部分所述应力调整膜，保留位于所述拐角表面的所述第一隔离子层表面的所述应力调整膜。
[0018]另外，在形成所述第二隔离层之后，还包括：形成第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
[0019]另外，采用旋涂工艺形成所述第三隔离层。
[0020]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0021]上述技术方案中，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，有利于减缓后续高温工艺过程中第一隔离层膨胀过大问题，进而减小第一隔离层施加于沟槽拐角的应力，避免沟槽拐角出现应力集中问题，从而提高半导体器件的良率。
[0022]另外，应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖底部的部分第一隔离子层的表面，有利于避免第二隔离子层和第二隔离层的拐角相对于底部朝远离沟槽开口的方向凸起，避免第二隔离子层和第二隔离层出现严重的应力集中问题，从而提高半导体器件的良率。
附图说明
[0023]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
[0024]图1为现有半导体结构的剖面结构示意图；
[0025]图2至图7为本专利技术实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。
具体实施方式
[0026]参考图1，填充于沟槽110内的隔离结构由依次层叠的第一隔离层111、第二隔离层112以及第三隔离层113组成，第二隔离层112的硬度大于第一隔离层111和第三隔离层113的硬度。第一隔离层111用于保护衬底，避免硬度较大的第二隔离层112直接与衬底接触，进而避免衬底内部结构或器件受到来源于第二隔离层112的损伤，保证衬底内部结构或器件具有良好的电学特性；第二隔离层112用于抑制第三隔离层113经过后续高温工艺后的膨胀，有利于避免第三隔离层113的膨胀对衬底施加过大的应力，从而缓解沟槽110拐角处的
应力集中问题。
[0027]然而，随着半导体结构的小型化，刻蚀负载效应导致的拐角凸起问题越来越严重，即沟槽110拐角相对于沟槽110底部的凸起越来越严重，进而导致沟槽110拐角处的应力集中问题愈发凸显；此外，相对于尺寸较大的半导体结构，沟槽110拐角处的应力集中问题对小型化的半导体结构的影响更大，小型化的半导体结构的电学特性更容易受到应力集中问题的影响。
[0028]为解决上述问题，本专利技术实施例提供一种半导体结构及其制造方法，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，以减小沟槽拐角所承受的应力，避免沟槽拐角出现应力集中问题，从而提高半导体器件的良率。
[0029]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0030]图2至图7为本专利技术实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。
[0031]参考图2，提本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度。2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层包括第一隔离子层和第二隔离子层，所述第一隔离子层位于所述应力调整层与所述衬底之间，以分隔所述应力调整层和所述衬底，所述第二隔离子层位于所述应力调整层与所述第二隔离层之间，以分隔所述应力调整层与所述第二隔离层。3.根据权利要求2所述的半导体结构，其特征在于，所述应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖所述底部的部分所述第一隔离子层的表面。4.根据权利要求3所述的半导体结构，其特征在于，所述第二隔离子层与位于所述底部表面的所述第一隔离子层接触。5.根据权利要求2所述的半导体结构，其特征在于，所述第一隔离子层的厚度为2nm～10nm，所述第二隔离子层的厚度为2nm～10nm。6.根据权利要求1所述的半导体结构，其特征在于，所述第二隔离层的厚度为10nm～20nm。7.根据权利要求1所述的半导体结构，其特征在于，所述应力调整层的材料与所述第二隔离层的材料相同。8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述第一隔离层的材料包括二氧化硅，所述应力调整层的材料包括氮化硅。9.根据权利要求1所述的半导体结构，其特征在于，还包括：第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。1...

【专利技术属性】
技术研发人员：刘志拯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：