一种半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构，包括：半导体衬底，所述半导体衬底上具有沟槽和由所述沟槽隔离形成的多个有源区，所述沟槽的顶部具有台阶；浅沟槽隔离结构，其包括内侧墙和绝缘材料层，其中，所述内侧墙形成于所述台阶上；所述绝缘材料层填充于所述沟槽中。本发明专利技术形成的半导体结构性能良好，减少电流泄漏现象的发生，有利于提高器件密度和集成度。利于提高器件密度和集成度。利于提高器件密度和集成度。

【技术实现步骤摘要】
一种半导体结构及其制备方法


[0001]本专利技术涉及半导体
，具体涉及一种半导体结构及其制备方法。

技术介绍

[0002]在存储器或逻辑元件的核心区和外围区之间，或者晶体管的有源区与另一有源区之间，为了电气分离通常采用浅沟槽隔离结构(STI结构)。随着半导体结构的图形微细化，隔离区域也随之进行相应的缩小，为了形成小尺寸的有源区及存储区域的结构，需要进行反复的刻蚀等工艺步骤，会对浅沟槽隔离结构造成破坏，这样就很难保证不同区域之间的电气分离，由此产生图案化效果不好以及半导体结构性能降低。

技术实现思路

[0003]为了解决上述技术问题，本专利技术的主要目的在于提供一种半导体结构及其制备方法，在浅沟槽隔离的开口端形成内侧墙，具有这种结构的半导体结构图案化效果好，且具有良好的防漏电特性。
[0004]为了实现以上目的，本专利技术提供了以下技术方案。
[0005]根据本专利技术的一个方面，提供了一种半导体结构，包括：
[0006]半导体衬底，半导体衬底上具有沟槽和由沟槽隔离形成的多个有源区，沟槽的顶部具有台阶；
[0007]浅沟槽隔离结构，其包括内侧墙和绝缘材料层，其中，内侧墙形成于台阶上；绝缘材料层填充于沟槽中。
[0008]根据本专利技术的一个方面，还提供了一种浅沟槽隔离结构的制备方法，包括以下步骤：
[0009]提供半导体衬底，在半导体衬底上形成开口；
[0010]在开口的内侧壁形成内侧墙；
[0011]以内侧墙为掩膜，刻蚀半导体衬底，形成沟槽；
[0012]对沟槽填充绝缘材料层至与半导体衬底表面平齐，形成浅沟槽隔离结构。
[0013]与现有技术相比，本专利技术达到了以下技术效果：浅沟槽隔离结构中保留了内侧墙，使得浅沟槽隔离结构区域对有源区与有源区之间的隔离效果更好，有利于将浅沟槽隔离结构区域微小化，提高半导体结构的集成度。
附图说明
[0014]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0015]图1示出了本专利技术实施例浅沟槽隔离结构的制备方法流程示意图。
[0016]图2示出了本专利技术实施例在半导体衬底上形成硬掩膜图形的结构示意图。
[0017]图3示出了本专利技术实施例在半导体衬底上刻蚀开口后的结构示意图。
[0018]图4示出了本专利技术实施例形成内侧墙后的结构示意图。
[0019]图5示出了本专利技术实施例形成沟槽后的结构示意图。
[0020]图6示出了本专利技术实施例浅沟槽隔离结构的结构示意图。
[0021]【符号说明】
[0022]1‑
半导体衬底；2
‑
硬掩膜图形；3
‑
开口；5
‑
内侧墙；6
‑
沟槽，7
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绝缘材料层；8
‑
氧化层。
具体实施方式
[0023]以下，将参照附图来描述本专利技术的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。
[0024]在附图中示出了根据本专利技术实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0025]在本专利技术的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0026]在现有技术中，浅沟槽隔离结构的宽度变小的话，在后续工艺步骤中，有源区的表面会暴露，表面会被持续破坏，由此得到的半导体结构性能差，采用本专利技术的浅沟槽隔离结构，内侧墙被保留，即使有源区的表面会暴露，也可以减少界面上方的破坏，使得形成的半导体结构性能良好，减少电流泄漏现象的发生，有利于提高器件密度和集成度。
[0027]如图1所示，本专利技术提供一种浅沟槽隔离结构的制备方法，包括以下步骤：
[0028]提供半导体衬底1，在半导体衬底1上形成硬掩膜图形2，硬掩膜图形2暴露出将要形成开口的半导体衬底1的表面，如图2所示。半导体衬底1为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，半导体衬底1例如为绝缘体上硅(silicon
‑
on
‑
insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。作为一种具体实施方式，硬掩膜图形2包括垫氧化层和介质层，其中，采用热氧化工艺、化学气相沉积工艺或原子层沉积工艺在半导体衬底1的表面形成垫氧化层，然后采用化学气相沉积工艺在垫氧化层的表面沉积介质层，介质层与半导体衬底1的材料之间存在较高的选择比，优选地，介质层的材料为氮化硅或者氮氧化硅。作为另一种具体实施方式，硬掩膜图形2为氮化硅，其可以采用真空镀膜技术获得，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，优选为利用低压化学气相淀积(LPCVD)工艺。
[0029]以硬掩膜图形2为掩膜，刻蚀半导体衬底1，形成开口3，如图3所示。具体地，可以在硬掩膜层上形成抗反射层和光刻胶，抗反射层为底部抗反射涂层，先利用光刻工艺形成图
案化的光刻胶，再采用干法刻蚀工艺，以图案化的光刻胶为掩膜，形成图案化的硬掩膜图形2，再以图案化的硬掩膜图形2为掩膜，干法刻蚀半导体衬底1至一定程度，形成开口3。
[0030]在半导体衬底以及开口3的内侧壁沉积内侧墙材料。内侧墙材料为绝缘材料膜，作为一种具体实施方式，在开口3内沉积绝缘材料膜，沉积时，开口3的内侧壁、底部以及硬掩膜图形2的上表面都会沉积绝缘材料，需要去除位于硬掩膜图形2上表面的绝缘材料，露出硬掩膜图形2的上表面，去除开口3的底部上的部分绝缘材料，露出半导体衬底1，形成内侧墙5，如图4所示。具体地，采用各向异性刻蚀上述绝缘材料膜，形成内侧墙5，如图4所示，内侧墙5的厚度自下往上逐渐减小，也就是说，由开口3的底部向开口的顶部的方向上，内侧墙5的厚度逐渐减小。
[0031]如图5所示，去除硬掩膜图形2，并使得内侧墙5的顶端与半导体衬底1的上表面平齐，接着，以内侧墙5为掩膜，刻蚀半导体衬底1，形成沟槽6。其中，沟槽6为圆筒形，沟槽的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体衬底，所述半导体衬底上具有沟槽和由所述沟槽隔离形成的多个有源区，所述沟槽的顶部具有台阶；浅沟槽隔离结构，其包括内侧墙和绝缘材料层，其中，所述内侧墙形成于所述台阶上；所述绝缘材料层填充于所述沟槽中。2.根据权利要求1所述的半导体结构，其特征在于，所述内侧墙的材料为氧化硅、氮化硅或氮氧化硅。3.根据权利要求1所述的半导体结构，其特征在于，形成所述内侧墙的薄膜厚度基本等于所述台阶的宽度。4.根据权利要求1所述的半导体结构，其特征在于，所述沟槽位于台阶处的宽度大于位于台阶之下的宽度。5.根据权利要求1所述的半导体结构，其特征在于，所述内侧墙的底壁和外壁与所述台阶共形。6.一种浅沟槽隔离结构的制备方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底上形成开口；在所述开口的内侧壁形成内侧墙；以...

【专利技术属性】
技术研发人员：申靖浩，高建峰，刘卫兵，白国斌，李俊杰，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：