正向本体偏置晶体管电路制造技术

根据本发明专利技术的一个方面，一种半导体电路（５０）包括第一组第一类型（ｐ型）的场效应（ＦＥＴ）晶体管（６０和６２），其中每一个具有本体和栅极。所述电路包括第二组第二类型（ｎ型）的场效应（ＦＥＴ）晶体管（５４和５６），其中每一个具有本体和栅极。所述电路包括第一电压源，用来在第一方式期间有选择地向第一组ＦＥＴ晶体管（６０和６２）的本体提供正向偏置，并且，在第二方式期间向第一组ＦＥＴ晶体管（６０和６２）的本体提供非正向偏置，同时，在第一方式下，与加到所述第一组ＦＥＴ晶体管（６０和６２）。栅极上的电压（Ａ和Ｂ）无关地把正向偏置加到所述第一组ＦＥＴ晶体管（６０和６２）上。根据本发明专利技术的另一方面，一种电路（３１０）包括ｐ沟道场效应晶体管（ｐＦＥＴ晶体管），其ｎ型本体电耦合到地电压节点，以便向所述ｐＦＥＴ晶体管施加正向本体偏置。一种电路包括ｎ沟道场效应晶体管（ｎＦＥＴ晶体管），其ｐ型本体电耦合到电源电压节点，以便向所述ｎＦＥＴ晶体管施加正向本体偏置。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体电路，更详细地说，涉及其中至少某些晶体管的本体被正向偏置的半导体电路。在传统的静态、动态和差分互补金属氧化物半导体(CMOS)逻辑和存储电路中，使用其本体端子分别连接到地或者电源电压节点的n沟道金属氧化物场效应晶体管(MOSFET)(nMOS晶体管)或者p沟道MOSFET(pMOS晶体管)。已经提出一些其它电路配置，其中，把反向偏置静态或者动态地加到MOSFET的本体节点上，以便降低MOSFET未切换时的亚阈值漏电流。在这些配置中，pMOS晶体管的本体连接到高于(更正)电源电压的电压源，而nMOS晶体管的本体连接到低于(更负)地电位的电压源。在使用上述电路配置的微处理器和通信芯片中，最高可达性能和在所要求的性能水平上允许的最小电源电压可能受到以下因素的限制1)本征晶体管驱动电流；以及2)由处理技术提供的对器件参数的控制能力。在整个芯片上器件参数波动的主导源可能是关键尺寸(CD)的变化。为了使MOSFET的特性不会随CD变化而发生不能接受的大量改变，可以仔细设计所述器件，使其在短沟道效应(SCE)、漏极诱发势垒降低(DIBL)和击穿(PT)免除性方面具有足够大的容限。在最小特征尺寸尺度例如小于0.18微米的情况下，可以用于MOSFET结构的、能够在低的电源电压下提供足够的驱动电流同时保持适当的SCE、DIBL和PT免除性的设计空间受到严格的限制。超小型MOSFET的这些设计上的困难会形成实现下一代微处理器、通信和存储芯片的性能和功率目标的主要障碍。此外，这些设计困难会使未来工艺技术的开发成本大幅度上升。因此，需要一种以相对地低的功率提供相对地高的性能的晶体管。根据本专利技术的一个方面，一种半导体电路包括第一组第一类型的场效应(FET)晶体管，其中每一个具有本体和栅极。所述电路包括第二组第二类型的场效应(FET)晶体管，其中每一个具有本体和栅极。所述电路包括第一电压源，用来在第一方式期间有选择地向第一组FET晶体管的本体提供正向偏置，并且，在第二方式期间向第一组FET晶体管的本体提供非正向偏置，同时，在第一方式下，与加到所述第一组FET晶体管栅极上的电压无关地把正向偏置加到所述第一组FET晶体管上。根据本专利技术的另一方面，一种电路包括p沟道场效应晶体管(pFET晶体管)，后者的n型本体电耦合到地电压节点，以便向所述pFET晶体管施加正向本体偏置。一种电路包括n沟道场效应晶体管(nFET晶体管)，后者的p型本体电耦合到电源电压节点，以便向所述nFET晶体管施加正向本体偏置。根据以下提供的详细描述，以及根据本专利技术各实施例的附图，将更加全面地理解本专利技术，但是，不应当认为这是把本专利技术限制在所述各实施例中，而应当认为这仅仅是为了说明和理解的目的。附图说明图1是根据本专利技术实施例的晶体管的示意的表示。图2是图1的晶体管的示意的截面图。图3是图1的晶体管中在正向偏置、零偏置和反向偏置时驱动电流Ids与栅极对源极电压Vgs的关系的图解表示。图4是根据本专利技术实施例的二输入端“与非”门的示意的表示；图5是用于图4中的电压源的实例。图6是根据本专利技术的实施例的包括选择性地接收正向偏置的功能单元块(FUB)的电路的方块图表示。图7是包括提供，例如，图4的Vbbn和Vbbp电压的电压源的电路的示意的表示。图8是提供，例如，图4的Vbbn电压的电压源的示意的表示。图9是举例说明加到电路中各晶体管本体上的多个电压的方块图表示。图10是举例说明加到电路中各晶体管本体上的多个电压的方块图表示。图11是根据本专利技术实施例的具有双阱配置的晶体管的半导体芯片的一部分的示意的截面图。图12是根据本专利技术实施例的具有三阱配置的晶体管的半导体芯片的一部分的示意的截面图。图13是显示阱中的多个晶体管的半导体芯片的一部分的示意的截面图。图14是根据本专利技术的反相电路的示意的表示。图15是根据本专利技术实施例的双阱配置的半导体芯片的一部分的示意的截面图。图16是根据本专利技术实施例的三阱配置的半导体芯片的一部分的示意的截面图。图17是根据本专利技术实施例的“与非”电路的示意的表示。图18是根据本专利技术实施例的“与非”电路的示意的表示。图19是根据本专利技术实施例的反相电路的示意的表示。图20是正向偏置去耦晶体管的示意的表示。图21是根据本专利技术实施例的说明软错误率降低的半导体芯片的一部分的示意的表示。图22是说明掺杂和倾斜注入的应用的半导体芯片的一部分的截面图的示意的表示。以下是本说明书的目录。A.正向本体偏置B.二输入端“与非”门实例C.电压源实例D.多Vt电路E.多阱F.来自电源电压和地电压节点的正向偏置G.软错误率H.正向本体偏置的其它优点I.制造工艺过程和一些最佳晶体管的结构J.其它信息在本说明书中引用“一个实施例”或“实施例”意味着在本专利技术的至少一个实施例中包含该实施例中所描述的特定的特征、结构或特性。在本说明书的不同地方出现短语“在一个实施例中”或“一个实施例”不必全部指同一个实施例。A.正向本体偏置参考图1和2，MOSFET晶体管10包括处在基准电压Vss(它可以是地电位)之下的源极14；接收电源电压Vcc(通常称为VDD)的漏极16；以及接收栅极电压Vg的栅极20。(实际上，在Vcc、Vss、Vg与漏极14、源极16、栅极20之间可能分别有电阻、晶体管或其它元件。)栅极20是控制电压端口的实例。如果源极14处在基准电压下，则栅极对源极电压Vgs等于栅极电压Vg。晶体管10是nMOS或n沟道晶体管，其中，本体或基片24具有掺杂的P型材料，而源极14和漏极16各自具有N+型材料。P+型分接头26提供到达本体24的通路。当施加栅极电压时，沟道28提供源极和漏极之间的通路。晶体管10具有可以定义为加在栅极和源极之间的电压的阈电压Vt，在该电压下，漏极至源极电流Ids降落到非常接近零值。所使用的与本专利技术有关的晶体管不限于晶体管10的特定细节，这些细节仅仅是作为例子而提供的。本体偏置电压Vbb通过分接头26加到本体24。(Vbb可以称为本体对源极的电压Vbs。)当晶体管10工作时(频繁地接收输入信号并且按照该输入信号动作)，电压Vbb是这样的，以便借助高于Vss的Vbb在本体24上加上正向偏置。无正向偏置情况下的阈电压是Vt(NFB)。正向偏置情况下的阈电压是Vt(FB)。实际上，Vt(FB)低于Vt(NFB)。在比较低的阈电压的情况下，对于给定的Vgs，晶体管10可以提供比较大的驱动电流。(驱动电流是对于给定的Vgs的最大的漏极对源极电流Ids。)例如，与不处在正向偏置状态下的晶体管10相比较，处在正向偏置状态下的晶体管10可以以较低的Vgs提供相同的驱动电流。同样，与不处在正向偏置状态下的晶体管10相比较，处在正向偏置状态下的晶体管10可以以相同的Vgs提供比较大的驱动电流。对于给定的Vgs、Vcc和Vds，正向偏置产生比较低的阈电压Vt、比较大的驱动电流和比较快的开关速度。正向本体偏置的数值最好小于或等于本体24和源极14之间的pn结的内建电位Vpn。硅MOS晶体管的内建电位Vpn是大约0.7伏。Vbb可以接近满正向偏置，但是实际上不可能到达满正向偏置。对于本专利技术的一些实施例，正向本体偏置可以是大约500毫伏，但是，这仅仅是作为例子，而不是作本文档来自技高网...

【技术保护点】
一种半导体电路，它包括： 第一组第一类型的场效应（ＦＥＴ）晶体管，其中每一个具有本体和栅极； 第二组第二类型的场效应（ＦＥＴ）晶体管，其中每一个具有本体和栅极； 第一电压源，用来在第一方式期间有选择地向所述第一组ＦＥＴ晶体管的本体提供正向偏置，并且，在第二方式期间向所述第一组ＦＥＴ晶体管的本体提供非正向偏置，同时，在所述第一方式下，与加到所述第一组ＦＥＴ晶体管栅极上的电压无关地把正向偏置加到所述第一组ＦＥＴ晶体管上。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：VK德，A克萨瓦兹，SG纳伦德拉，SY波尔卡，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]