一种自偏置高电源抑制比基准电路制造技术

本发明专利技术属于电源管理技术领域，具体的说涉及一种自偏置高电源抑制比基准电路。本发明专利技术的带隙基准电路采用全自偏置结构，以带隙基准核为基础，为运放提供偏置，同时将自身偏置电流采样放大之后重新为自身供电偏置，在简化整体电路结构的同时，有效地通过自偏置与电流放大器的隔离效果，提升输出参考电压的PSRR性能。

【技术实现步骤摘要】

本专利技术属于电源管理
，具体的说涉及一种自偏置高电源抑制比基准电路。
技术介绍
在模拟集成电路或混合信号设计领域，基准电压源是非常重要且常用的模块，应用在模拟与数字转换器、功率转换器、功率放大器等电路中，它的作用是为系统提供一个不随温度及供电电压变化的电压基准。传统的基准电压源通常依靠带隙基准电路产生，如图1所示，其包括误差放大器A1，PMOS管M1、M2和M3构成的镜像电流源，电阻R1、R2以及PNP管T1、T2、T3。则根据双极型晶体管的电压电流特性得到基准输出电压VREF其中VEBQ3是双极型晶体管T3的发射极与基极电压差；K是波尔兹曼常数，q是单位电荷的电量，T是温度。传统带隙基准电路需要额外的偏置电路产生供以内部电路使用的偏置电流，同时为增强其电源抑制比通常还需要加入额外的增强电路，这将导致电路的复杂性增加以及额外的功耗引入，与可持续化设计相违背；另一方面，在传统带运放带隙基准产生电路中，运放单元的失调对电路整体的性能影响较大，限制了其高精度的应用。
技术实现思路
本专利技术的目的，是为了解决现有的带隙基准的需要额外加入偏置电路以及电源抑制比(Power Supply Rejection Ratio,PSRR)增强电路而导致的电路复杂化以及功耗增大的问题，提出了一种自偏置高电源抑制比基准电路。本专利技术的技术方案为：一种自偏置高电源抑制比基准电路,包括启动电路、电流放大器、调整运放和带隙基准核；所述启动电路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、启动PMOS管和反相器INV；反相器INV的输入端接使能控制信号，其输出端接启动PMOS管的栅极；启动PMOS管的源极接电源；第八 NMOS管MN8的漏极接启动PMOS管的漏极，第八NMOS管MN8的栅极接基准电压；第三NMOS管MN3的漏极接第八NMOS管MN8的源极，第三NMOS管MN3的栅极和漏极互连，第三NMOS管MN3的源极接地；第二NMOS管MN2的漏极接启动PMOS管的漏极，第二NMOS管MN2的栅极和漏极互连；第四NMOS管MN4的漏极接第二NMOS管MN2的源极，第四NMOS管MN4的栅极和漏极互连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极接第二NMOS管MN2的源极，第五NMOS管MN5的源极接地；所述电流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源极接电源，其栅极接使能信号；第二PMOS管MP2的源极接电源，其栅极和漏极互连；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1的漏极，第四PMOS管MP4的栅极和漏极互连；第五NMOS管MN5的漏极接第四PMOS管MP4的漏极；第九NMOS管MN9的漏极接第四PMOS管MP4的漏极，第九NMOS管MN9的栅极接基准电压；第六NMOS管MN6的漏接接第九NMOS管MN9的源极，第六NMOS管MN6的源极接地；第七NMOS管MN7的栅极和漏极互连，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第五PMOS管MP5的源极接第三PMOS管MP3的漏极，第五PMOS管MP5的栅极接第一PMOS管MP1的漏极；所述调制运放包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MX、第一三极管Q1、第二三极管Q2、第三三极管Q3和电容C1；所述第六PMOS管MP6的源极接第五PMOS管接第五PMOS管MP5的漏极，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第六NMOS管MN6的栅极和第七NMOS管MN7的栅极；第七PMOS管MP7的源极接第五PMOS管MP5的漏极，第七PMOS管MP7的栅极和漏极互连；第八PMOS管MP8的源极接接第五PMOS管MP5的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的漏极；第一三极管Q1的集电极接第七PMOS管MP7的漏极；第二三极管Q2的集电极接第八PMOS管MP8的漏极，第九PMOS管MX的源极接第五PMOS管MP5的漏极，第九PMOS管MX的栅极接第八PMOS管MP8的漏极，第九PMOS管MX的漏极接地；，第九PMOS管MX栅极与第八PMOS管MP8漏极的连接点通过电容C1后接地；第五三极管Q5的集电极和基极接第五PMOS管MP5的漏极；所述带隙基准核包括第三三极管Q3、第四三极管Q4、第一电阻R1、第二电阻R2和可调电阻RTrimming；第一三极管Q1的发射极接第三三极管Q3的集电极，第二三极管Q2的 发射极接第三三极管Q3的集电极；第三三极管Q3的发射极接地；第五三极管Q5的发射极通过第二电阻R2后接第二三极管Q2的基极，第五三极管Q5的发射极依次通过第二电阻R2和第一电阻R1后接第一三极管Q1的基极；第五三极管Q5的发射极依次通过第二电阻R2、第一电阻R1和可调电阻RTrimming后接第四三极管Q4的集电极；第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；第五PMOS管MP5漏极、第六PMOS管MP6源极、第七PMOS管MP7源极、第八PMOS管MP8源极、第九PMOS管MX源极、第五三极管Q5基极和集电极的连接点为基准电路的输出端，输出基准电压。本专利技术的有益效果为，本专利技术的带隙基准电路采用全自偏置结构，以带隙基准核为基础，为运放提供偏置，同时将自身偏置电流采样放大之后重新为自身供电偏置，在简化整体电路结构的同时，有效地通过自偏置与电流放大器的隔离效果，提升输出参考电压的PSRR性能。附图说明图1传统带隙基准电路结构图；图2本专利技术提出的自偏置带隙基准拓扑结构图；图3本专利技术中的电路全图；图4本专利技术中的电路的电源抑制比仿真结果图。具体实施方式下面结合附图，详细描述本专利技术的技术方案：本专利技术提出的高精度自启动供电电路的系统拓扑结构图如图2所示，由4部分组成，启动电路(Start Up Branch)、电流放大器(Current Amplifier)、调整运放(Amplifier)以及带隙基准核(Bandgap Core)；启动支路在电路初始化阶段产生偏置电流通过电流放大器放大之后为整体核心电路提供偏置，使电路脱离零状态，同时在输出参考电压上升到一定值之后退出；电流放大器在启动阶段将启动支路的电流放大后供以核心电路启动作用，正常工作阶段将调整运放的单路电流采集并放大供以核心电路使用，实现自偏置；调整运放自身存在失调电压VOS，该失调电压为ΔVBE，并将该失调电压施加在电阻R1上产生PTAT电流；带隙基准核将该正温电压叠加在具有负温特性的VBE上，得到最后的参考电压输出VREF，另一方面带隙核心同时为调整运放提供偏置。整个基准产生电路具有两个自偏置环，一者为带隙基准核为调整运放提供偏置的，同时调整运放输出调整输出电压；二者是调整运放的单路电流经过采集放大之后重新为整个电路偏置。本专利技术电路将运放与正温电压的产生相本文档来自技高网...

【技术保护点】
一种自偏置高电源抑制比基准电路,包括启动电路、电流放大器、调整运放和带隙基准核；所述启动电路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、启动PMOS管和反相器INV；反相器INV的输入端接使能控制信号，其输出端接启动PMOS管的栅极；启动PMOS管的源极接电源；第八NMOS管MN8的漏极接启动PMOS管的漏极，第八NMOS管MN8的栅极接基准电压；第三NMOS管MN3的漏极接第八NMOS管MN8的源极，第三NMOS管MN3的栅极和漏极互连，第三NMOS管MN3的源极接地；第二NMOS管MN2的漏极接启动PMOS管的漏极，第二NMOS管MN2的栅极和漏极互连；第四NMOS管MN4的漏极接第二NMOS管MN2的源极，第四NMOS管MN4的栅极和漏极互连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极接第二NMOS管MN2的源极，第五NMOS管MN5的源极接地；所述电流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源极接电源，其栅极接使能信号；第二PMOS管MP2的源极接电源，其栅极和漏极互连；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1的漏极，第四PMOS管MP4的栅极和漏极互连；第五NMOS管MN5的漏极接第四PMOS管MP4的漏极；第九NMOS管MN9的漏极接第四PMOS管MP4的漏极，第九NMOS管MN9的栅极接基准电压；第六NMOS管MN6的漏接接第九NMOS管MN9的源极，第六NMOS管MN6的源极接地；第七NMOS管MN7的栅极和漏极互连，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第五PMOS管MP5的源极接第三PMOS管MP3的漏极，第五PMOS管MP5的栅极接第一PMOS管MP1的漏极；所述调制运放包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MX、第一三极管Q1、第二三极管Q2、第三三极管Q3和电容C1；所述第六PMOS管MP6的源极接第五PMOS管接第五PMOS管MP5的漏极，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第六NMOS管MN6的栅极和第七NMOS管MN7的栅极；第七PMOS管MP7的源极接第五PMOS管MP5的漏极，第七PMOS管MP7的栅极和漏极互连；第八PMOS管MP8的源极接接第五PMOS管MP5的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的漏极；第一三极管Q1的集电极接第七PMOS管MP7的漏极；第二三极管Q2的集电极接第八PMOS管MP8的漏极，第九PMOS管MX的源极接第五PMOS管MP5的漏极，第九PMOS管MX的栅极接第八PMOS管MP8的漏极，第九PMOS管MX的漏极接地；，第九PMOS管MX栅极与第八PMOS管MP8漏极的连接点通过电容C1后接地；第五三极管Q5的集电极和基极接第五PMOS管MP5的漏极；所述带隙基准核包括第三三极管Q3、第四三极管Q4、第一电阻R1、第二电阻R2和可调电阻RTrimming；第一三极管Q1的发射极接第三三极管Q3的集电极，第二三极管Q2的发射极接第三三极管Q3的集电极；第三三极管Q3的发射极接地；第五三极管Q5的发射极通过第二电阻R2后接第二三极管Q2的基极，第五三极管Q5的发射极依次通过第二电阻R2和第一电阻R1后接第一三极管Q1的基极；第五三极管Q5的发射极依次通过第二电阻R2、第一电阻R1和可调电阻RTrimming后接第四三极管Q4的集电极；第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；第五PMOS管MP5漏极、第六PMOS管MP6源极、第七PMOS管MP7源极、第八PMOS管MP8源极、第九PMOS管MX源极、第五三极管Q5基极和集电极的连接点为基准电路的输出端，输出基准电压。...

【技术特征摘要】
1.一种自偏置高电源抑制比基准电路,包括启动电路、电流放大器、调整运放和带隙基准核；所述启动电路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、启动PMOS管和反相器INV；反相器INV的输入端接使能控制信号，其输出端接启动PMOS管的栅极；启动PMOS管的源极接电源；第八NMOS管MN8的漏极接启动PMOS管的漏极，第八NMOS管MN8的栅极接基准电压；第三NMOS管MN3的漏极接第八NMOS管MN8的源极，第三NMOS管MN3的栅极和漏极互连，第三NMOS管MN3的源极接地；第二NMOS管MN2的漏极接启动PMOS管的漏极，第二NMOS管MN2的栅极和漏极互连；第四NMOS管MN4的漏极接第二NMOS管MN2的源极，第四NMOS管MN4的栅极和漏极互连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极接第二NMOS管MN2的源极，第五NMOS管MN5的源极接地；所述电流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源极接电源，其栅极接使能信号；第二PMOS管MP2的源极接电源，其栅极和漏极互连；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1的漏极，第四PMOS管MP4的栅极和漏极互连；第五NMOS管MN5的漏极接第四PMOS管MP4的漏极；第九NMOS管MN9的漏极接第四PMOS管MP4的漏极，第九NMOS管MN9的栅极接基准电压；第六NMOS管MN6的漏接接第九NMOS管MN9的源极，第六NMOS管MN6的源极接地；第七NMOS管MN7的栅极和漏极互连，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第五PMOS管MP5的源极接第三PMOS管MP3的漏极，第五PMOS管MP5的...

【专利技术属性】
技术研发人员：周泽坤，李天生，曹建文，石跃，徐俊，丁力文，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51