一种输出缓冲器接通控制电路及放电电流电路制造技术

本发明专利技术揭示一种输出缓冲器接通控制电路，该输出缓冲器接通控制电路包括数个晶体管及一个放电电流控制电路。一第一晶体管具有一连接至一内部电压线的第一端子，并由一输出数据源控制。一第二晶体管具有一连接至所述内部电压线的第一端子，并由所述第一晶体管的一第二端子控制。该第二晶体管还具有连接至一输出电容器的一第一端子的一第二端子。一第三晶体管由所述输出数据源控制且具有连接至一公共电压的一第一端子。一第四晶体管由数字控制且具有连接至所述第二晶体管的所述第二端子的一第一端子。该第四晶体管还具有一连接至公共电压的第二端子。该放电电流控制电路较佳为主动控制，且连接至所述第一晶体管的第二端子与所述第三晶体管的第二端子之间。所述放电电流控制电路较佳包括一放电电阻器及一由一输出电容器反馈控制的镜像电流晶体管。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系关于输出缓冲器，具体而言，系关于当希望电容器的充电时间较短时来围绕一目标值控制内部VDDQ参考电压。
技术介绍
在集成器件中，可将一内部电源视为一外部管脚与集成晶体管之间的RLC模型(电阻-电感-电容)。图1显示了一所述模型的简化电路示意图。图1显示一外部电压或VDDQGEN(或图1中的VDDQ_GEN)经电感L连接至电阻器Ri，...，Rn及电容器Ci，...，Cn，其中电容Ci，...，Cn供应内部电压或VDDQinternal(或图1中的INTERNAL_VDDQ)。考虑到此模型，当希望在极短时间(即毫微秒范围(ns))内对一相对大的电容进行充电时，会发现由电感及电阻引起的问题。在上述情况下，当流过一个很大的电流时，其会在电阻上发生很大的降低。如果不予以控制，则在电阻处降低的电源电流波动将导致内部电源VDDQinternal(因电感引起)值降低或过冲。此等降低及过冲可能使VDDQinternal值发生变化，从而导致不期望的后果。例如，当VDDQinternal无法控制地降低到低于一触发点电压时，可能会关闭以VDDQ作为一高参考电压的p-mos晶体管。此外，当VDDQinternal最终降低至低于触发点电压时，可减缓那些Vgate等于0的晶体管的输出切换。由于需在检测到Vout逻辑值为“1”之前等待VDDQ恢复，因此，相关的延迟可能会导致发生上述不期望的效应。输出数据管脚的充电及放电(即，其特征为具有相对较大的电容)便是此一效应可能产生明显的不期望效应的其中一种情况。为防止此等效应，可在输出缓冲器接通时提供电流控制。可采用各种技术对VDDQ吸收的电流进行控制。其中一种技术是控制p-mos缓冲器的接通。缓冲器元件在数字模式下不接通，这在传统结构中是一种典型情况，但其VGS绝对值根据一待定控制随时间上升。图2简要图示说明一传统结构。图2中的传统结构具有一连接至p-mos(P4)晶体管M0及M3的VDDQinternal。p-mos晶体管M3连接至n-mos(N)晶体管M2。p-mos晶体管M0连接至n-mos(N)晶体管M1。n-mos晶体管M1及M2分别接地。一输入控制信号dataout(或图2中的OUT_DATA)控制每一p-mos晶体管M3及n-mos晶体管M2。p-mos晶体管M3的输出控制每一p-mos晶体管M0及n-mos晶体管M1。p-mos晶体管M0的输出连接至电容器Cout。如在图2所示电路，可通过在Dataout低时将p-mos晶体管M0的栅极接地来控制放电电流。以此方式，当输出数据从“0”改变为“1”时，输出缓冲器吸收的电流在时间上具有一连续曲线分布而无突然变化。本专利技术中的认知本专利技术认知，可根据图3通过各种方法修改图2中的电路来确定栅极放电电流值。该些修改中的每一种修改都包括在与图2中的p-mos晶体管M3相对应的p-mos晶体管M6的输出及与图2中的n-mos晶体管M2相对应的n-mos晶体管M4之间插入一器件D。p-mos晶体管M6的输出仍控制p-mos晶体管M7，p-mos晶体管M7对应于图2中的p-mos晶体管M0。与图2中的n-mos晶体管M1相对应的n-mos晶体管M5现在由数字N控制器控制。具体的修改包括增加一放电电阻器作为器件D，如图4中的电路所示；或者增加一镜像电流晶体管作为器件D，如图5中的电路所示。参考图4，放电电阻器(RP)R1可插入与图2中的p-mos晶体管M3相对应的p-mos晶体管M10的输出及与图2中的n-mos晶体管M2相对应的n-mos晶体管M8之间。p-mos晶体管M10的输出仍控制与图2 p-mos晶体管M0相对应的p-mos(P4)晶体管M11。图4电路中的n-mos晶体管(N)M9(其对应于图2中的n-mos晶体管M1)由数字N控制器控制，而不是如同图2电路中那样由p-mos晶体管M10的输出控制。参考图5，镜像电流晶体管M16可插入与图2中的p-mos晶体管M3相对应的p-mos晶体管M14的输出及与图2中的n-mos晶体管M2相对应的n-mos晶体管M12之间。镜像电流晶体管M16由Imirror(或图5中的I_MIRROR)控制。p-mos晶体管M14的输出仍控制与图2中的p-mos晶体管M0相对应的p-mos(P4)晶体管M15。图5电路中的n-mos晶体管(N)M13将由数字N控制器控制，而不是如同图2电路中那样由p-mos晶体管M14的输出控制。上述参考图4和图5论述的解决方案可解决VDDQ降低问题，因为其可控制缓冲器的接通。然而，这些解决方案并非可在Cout被充电及电流趋于0时避免VDDQ发生过冲的较佳解决方案。这些解决方案不涉及一主动控制，因为R1的电阻值或M16的镜像电流值在电路设计时即已确定，并且在事后不能修改。人们需要一种可防止上述VDDQ降低及过冲问题的主动控制。
技术实现思路
鉴于上文中所述，本专利技术提供利用一有限的电路开销即可避免内部VDDQ降低及过冲的输出缓冲器接通控制。最终的VDDQ变化可由一输出电压反馈装置通过主动控制来予以自动校正。一尤其较佳的输出缓冲器接通控制电路包括至少四个晶体管。第一晶体管具有一连接至一内部电压线的第一端子且由一输出数据源控制。第二晶体管具有一连接至该内部电压线的第一端子并由第一晶体管的一第二端子控制。第二晶体管亦具有一连接至一输出电容器的第一端子的第二端子。第三晶体管由该输出数据源控制，且具有一连接至一公共电压的第一端子。第四晶体管由数字控制，且具有一连接至该第二晶体管的第二端子的第一端子和一连接至该公共电压的第二端子。该接通控制电路还进一步包含一放电电流控制电路，该放电电流控制电路连接在第一晶体管的一第二端子与第三晶体管的一第二端子之间。该放电电流控制电路较佳为主动控制型。该放电电流控制电路较佳包括一放电电阻器及一镜像电流晶体管。该镜像电流晶体管较佳由第二晶体管的第二端子与第四晶体管的第一端子之间的一连接控制。该镜像电流晶体管较佳包括一连接至第一晶体管的第二端子的第一端子，且较佳亦包括一连接至该放电电阻器的第二端子。该放电电阻器较佳连接在镜像电流晶体管与该第三晶体管之间。该第一及第二晶体管较佳包含p型MOSFETS，且该第三及第四晶体管较佳包含n型MOSFETS。该输出电容器的一第二端子较佳连接至该公共电压。附图说明图1示意性图解说明一简化RLC模型的示意性视图，其显示一位于一外部管脚与一集成器件的晶体管之间的输出缓冲器；图2示意性图解说明一用于接通输出缓冲器的传统电流控制；图3示意性图解说明一用于接通输出缓冲器的修改后的电流控制，其包括一放电电流控制装置；图4示意性图解说明作为图3中放电电流控制装置的一个实例的放电电阻器；图5示意性图解说明作为图3中放电电流控制装置的另一个实例的镜像电流晶体管；图6示意性图解说明根据一较佳实施例一具有输出电压反馈的降低控制器晶体管与放电电阻器的组合。图7显示一带有传统放电电流控制的接通电路与一根据一较佳实施例带有放电电流控制的接通电路之间的VDDQ电压-时间比较模拟曲线，以及用于产生该等VDDQ曲线的输出电容器的模拟Vout的曲线。图8显示一带有传统放电电流控制的接通电路与一根据一较佳实施例带有放电电流控制的接通电路之间本文档来自技高网...

【技术保护点】
一种输出缓冲器接通控制电路，其包括：一第一晶体管，其具有一连接至一内部电压线并由一输出数据源控制的第一端子；一第二晶体管，其具有一连接至所述内部电压线并由所述第一晶体管的一第二端子控制的第一端子，且具有一连接至一输出电容器的 第二端子；一第三晶体管，其由所述输出数据源控制且具有一连接至一公共电压的第一端子；一第四晶体管，其由数字控制且具有一连接至所述第二晶体管的所述第二端子的第一端子，且具有一连接至所述公共电压的第二端子；及一放电控制电流 电路，其连接在所述第一晶体管的一第二端子与所述第三晶体管的一第二端子之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：洛伦佐贝达里达，斯特凡诺西维罗，达维德曼弗雷，
申请(专利权)人：艾梅尔公司，
类型：发明
国别省市：US[美国]