本发明为一种用于在一数字逻辑模块中修改处理周期的系统。本发明包括如下。一处理电路，其构造成用于接收一输入以产生一输出。一控制器，其耦接至所述处理电路并构造成用于追踪Ｌ次操纵，其中Ｌ为一整数。所述控制器进一步构造成用于向所述处理电路发送一...

本发明涉及一种用于非易失性存储器装置的基于ＤＡＣ的调压器系统，所述系统包含一具有一允许输入和一电压输出节点的电荷泵电路。电压－电流转换器具有一耦合到电压输出节点的输入和一耦合到一虚地节点的输出。电流源耦合到虚地节点并且响应复数个数字输入...

本发明揭示一种输出缓冲器接通控制电路，该输出缓冲器接通控制电路包括数个晶体管及一个放电电流控制电路。一第一晶体管具有一连接至一内部电压线的第一端子，并由一输出数据源控制。一第二晶体管具有一连接至所述内部电压线的第一端子，并由所述第一晶体...

本发明揭示一种ｎ沟道金属氧化物半导体（ＭＯＳ）晶体管负电压充电泵，其中该等ｎ沟道金属氧化物半导体（ＭＯＳ）晶体管的表体（ｂｕｌｋ）以一可防止接通寄生双极晶体管的方式偏压，该寄生双极晶体管是该充电泵结构的互补金属氧化物半导体（ＣＭＯＳ）环...

一种用于一具有下列组件的存储装置的具有一等待模式和一活动模式的降压转换器系统。配置一电荷节点（６８）以接收一电荷。一第一晶体管（５４）具有一第一栅极且配置所述第一晶体管以向所述存储装置供给一负载电流。将一第一开关（５８）耦接到所述电荷节...

本发明揭示一种用于快闪存储器的可配置的反射镜读出放大器系统，其具有下列特征。一电源产生一基准电压。复数个晶体管被偏压至所述基准电压。所述复数个晶体管各自耦接至一第二晶体管。每个所述复数个晶体管还经配置以提供一用于与所述快闪存储器相比较的...

本发明提供一种用于加扰一顺序单元中的数据的系统。所述顺序单元是配置用以自一数据总线接收所述数据。一加扰单元与所述顺序单元及所述数据总线相耦合。所述加扰单元是配置用以从所述数据总线接收一加扰单元输入，并产生与所述加扰单元输入不同的一加扰单...

本发明提供一种包含一ＣＭＯＳ差动放大器的电流参考电路，该ＣＭＯＳ差动放大器具有包含第一ｎ沟道ＭＯＳ晶体管的一漏极的第一输出节点及包含第二ｎ沟道ＭＯＳ晶体管的一漏极的一第二输出节点。第一ｐ沟道ＭＯＳ晶体管具有耦合至一供应电位的一源极、耦合...

本发明揭示一种用于限制来自一功率控制传递器件的电源电流的电路，所述功率控制传递器件耦合至电源电压，所述电路包括下列各项。一检测器件，其耦合至电源电压且所述检测器件经构造以吸取一与所述电源电流成比例的检测电流。一电流反射镜，其通过一低阻抗...

本发明包括一种用于平整化一数字逻辑模块中的电流消耗的系统。一处理电路经配置以接收一输入并在一处理时间周期期间处理所述输入以产生一输出。一非处理时间周期跟在所述输出的产生之后。所述处理电路进一步经配置以在所述处理时间周期期间得出一电流的运...