半导体集成电路装置制造方法及图纸

本发明专利技术提供一种以使漏电流最小的方式对基板偏压进行控制的半导体电路装置（１），其中具备：漏电检测电路（２），其采用漏电检测用ＭＯＳＦＥＴ（１０Ａ、１０Ｂ）对漏电流进行检测；控制电路（３），其依据漏电检测电路（２）的输出生成控制信号；基板偏压产生电路（４），其依据控制信号而使基板偏压变化；被控制电路（５），其包括具有与漏电检测用的ＭＯＳＦＥＴ（１０Ａ、１０Ｂ）相同特性的ＭＯＳＦＥＴ。漏电检测电路（２），对随着基板偏压的加强而增加的基板漏电流，和随着基板偏压的加强而减少的亚阈值漏电流进行检测，按照若基板漏电流比亚阈值漏电流小，则使基板偏压加强；若基板漏电流比亚阈值漏电流大，则使基板偏压减弱的方式将控制信号发送给基板偏压产生电路（４）。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路装置，具体来说涉及对基板偏压进行控制的半导体集成电路装置。
技术介绍
在采用MOSFET的半导体集成电路中，为了降低待机时的消耗功率，广泛应用一种通过给元件施加较强的基板偏压以提高阈值电压，从而降低漏电流的技术。然而，因元件的特性，会产生如下现象若基板偏压加强到一定值以上，则因GIDL(Gate Induced Drain Leakege，栅极感生的漏极泄漏)等效应，相反地漏电流会增加。因此，为了尽可能降低漏电流，而需要将基板偏压的值控制在一定值。另外，所谓DIDL是指在向栅电极施加负偏压，向漏电极施加了正偏压时，耗尽层向漏极区域内延伸，由于在该延伸的区域中电场密度变高，故电子引起BTBT(Band to BandTunneling)，漏电流流动的现象。为了求出使漏电流最小的最佳基板偏压值，例如在非专利文献1中，采用如图1所示的电路，对作为漏电流的主要成分的基板漏电流以及亚阈值漏电流进行比较。在该现有例中，利用基板偏压越强基板漏电流越增加，亚阈值漏电流约减少这样的特性，将两者相等的值作为最佳基板偏压值。而且，例如在专利文献1中，通过预先测定漏电流的基板偏压依存性，从而直接求出漏电流最小的基板偏压值。专利文献1特开2004-165649号公报非专利文献1LOW POWER ELECTRONICS ANDDESIGN，2003.ISLPED’03.PROCEEDINGS OF THE 2003INTERNATIONAL SYMPOSIUM ON，25-27 AUG.2003，p.116-121然而，在图1所示的非专利文献1的电路中，将使元件纵向层叠时的亚阈值漏电流假定为可忽略。该假定，由于是以DIBL效应以及基板效应较大为前提的，在DIBL效应以及基板效应小的情况下，漏电流的检测误差会变大。而且，由于栅极漏电流足够小而忽略，因此在栅极漏电流大的情况下检测误差会变大。例如，在为具有如图2所示的特征的元件的情况下，由于栅极—基板间电流大，因此总漏电流最小的偏压在-1V左右。对于该元件，在应用图1的电路的情况下，根据对亚阈值漏电流和漏极—基板之间电流的比较，判断为使漏电流最小的基板偏压在-2V以下。与基板偏压为-1V时相比，实际的漏电流值也增加数倍。还有，在图1的现有例中，由于从各不相同的元件中检测多个漏电流成分，故因这些元件的特性偏差或者温度偏差，会使检测误差变大。而且，在专利文献1的方法中，由于需要预先对漏电流的基板偏压依存性进行计测，故在例如因温度变化等使元件的特性变化了的情况下，每次都需要进行计测。并且，假如在芯片内自动对漏电流为最小的值进行计测的情况下，需要一种保持电流值以及电压值的机构。
技术实现思路
本专利技术是解决上述课题的方案，其目的在于提供一种半导体集成电路装置，该装置不需要预先对元件的特性进行测定，而且以只含栅极漏电流的元件的总漏电流基本为最小的方式对基板偏压进行控制。本专利技术的方式之一的半导体集成电路装置，其中具备漏电检测电路，其包含漏电检测用的MOSFET，对MOSFET的漏电流成分进行检测，并输出与漏电流成分对应的控制信号；和基板偏压产生电路，其根据控制信号来改变半导体基板的基板偏压。本专利技术的另一方式的半导体集成电路装置，其中具备漏电检测电路，其对半导体基板的漏电流进行检测；基板偏压产生电路，其改变基板偏压。漏电检测电路对随着基板偏压的加强而增加的基板漏电流、和随着基板偏压的加强而减少的亚阈值漏电流进行检测，并将控制信号发送给基板偏压产生电路，以便若基板漏电流比亚阈值漏电流的给定倍率小，则使基板偏压加强；若基板漏电流比亚阈值漏电流的给定倍率大，则使基板偏压减弱。根据本专利技术，由于针对半导体基板内的半导体元件的漏电流，通过对给定的成分之间进行比较，从而以使漏电流为最小的方式对基板偏压进行控制，故可使反映半导体基板内的元件特性的漏电流最小化。附图说明图1为表示现有例的漏电检测电路构成的电路图。图2为表示N型MOSFET的各漏电流成分的基板偏压依存性的图。图3为表示本专利技术的第1实施例中的、半导体集成电路装置的全体构成的框图。图4为表示本专利技术的第1实施例中的漏电检测电路的电路图。图5为表示处于截止状态的N型MOSFET中的漏电流的基板偏压依存性的图表。图6为表示本专利技术第1实施例中的漏电检测电路的电路图。图7为表示本专利技术第2实施例中的漏电检测电路的电路图。图8为表示本专利技术第2实施例中的漏电检测电路的电路图。图9为表示本专利技术第2实施例中的漏电检测电路的电路图。图10为表示本专利技术第2实施例中的漏电检测电路的电路图。图11为表示本专利技术第3实施例中的漏电检测电路的电路图。图12为表示本专利技术第4实施例中的漏电检测电路的电路图。图13为表示本专利技术第4实施例中的漏电检测电路的电路图。图14为表示本专利技术第4实施例中的漏电检测电路的电路图。图15为表示本专利技术第5实施例中的漏电检测电路的电路图。图16为表示本专利技术第5实施例中的漏电检测电路的电路图。图17为表示本专利技术第5实施例中的漏电检测电路的电路图。图18为表示本专利技术第6实施例中的漏电检测电路的电路图。图19为表示本专利技术第6实施例中的漏电检测电路的电路图。图20为表示本专利技术第7实施例中的漏电检测电路的电路图。图21为表示本专利技术第7实施例中的漏电检测电路的电路图。图22为表示本专利技术第7实施例中的漏电检测电路的电路图。图23为表示本专利技术第7实施例中的漏电检测电路的电路图。图24为表示本专利技术第8实施例中的漏电检测电路的电路图。图25为表示本专利技术第9实施例中的漏电检测电路的电路图。图26为表示本专利技术第10实施例中的漏电检测电路的电路图。图27为表示本专利技术第11实施例中的漏电检测电路的电路图。图28为表示本专利技术第11实施例中的漏电检测电路的电路图。图29为表示本专利技术第11实施例中的漏电检测电路的电路图。图30为表示本专利技术第12实施例中的漏电检测电路的电路图。图31为表示本专利技术第12实施例中的控制块的时序的图。图32为表示本专利技术第13实施例中的漏电检测电路的电路图。图33为表示本专利技术第13实施例中的控制块的时序的图。图34为表示本专利技术第14实施例中的漏电检测电路的电路图。图35为表示本专利技术第14实施例中的控制块的时序的图。图36为表示本专利技术第14实施例中的控制块的时序的图。图37为表示本专利技术第15实施例中的漏电检测电路的电路图。图38为表示本专利技术第15实施例中的控制块的时序的图。图39为表示本专利技术第16实施例中的控制块的时序的图。图40为表示本专利技术第17实施例中的漏电检测电路的电路图。图41为表示本专利技术第17实施例中的漏电检测电路的电路图。图42为表示本专利技术第17实施例中的漏电检测电路的电路图。图43为表示本专利技术第18实施例中的漏电检测电路的电路图。图44为表示本专利技术第18实施例中的控制块的时序的图。图45为表示本专利技术第19实施例中的半导体集成电路装置的全体构成的框图。图中1、1a-基板控制电路，2-漏电检测电路，3、3a-控制电路，4-基板偏压产生电路，5-被控制电路，11、17-电流反射镜，11A、11B、11C、11D-构成电流反射镜的P型MOSFET，17C、17D-构成电流反射镜的P型MOSFET，17A、17B、17E、17F-构成本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，其特征在于，具备：漏电检测电路，其含有漏电检测用的ＭＯＳＦＥＴ，对ＭＯＳＦＥＴ的漏电流的成分进行检测，并输出与所述漏电流的成分对应的控制信号；和基板偏压产生电路，其依据所述控制信号而使半导体基板的基板偏压变化。

【技术特征摘要】
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【专利技术属性】
技术研发人员：池永佳史，武田晃一，野村昌弘，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]