用于高速I/O的混合预加重均等化的发射机及方法技术

本发明专利技术的用于高速Ｉ／Ｏ的混合预加重均等化的发射机，包括一译码器，其特征在于，所述译码器包括多个位元加法器。所述译码器后端进一步连接有一混合输出单元，该混合输出单元包括一低位输出单元以及一高位输出单元，所述高位输出单元用于接收高位数据。利用本发明专利技术，可节省响应时间，减少电路的负载量，从而提高了数据传输速度，减小了芯片设计的面积和电路功耗。

【技术实现步骤摘要】

本专利技术涉及电流模式逻辑驱动电路，具体地说，用于高速i/o的混合预加重均等化的发射机及方法。
技术介绍
在片与片之间的通讯中，为了得到高速率，的电压，可采用电流模式的I/O逻辑(CML)。由于符号间(inter-symbol)噪声的干扰、反射、耦合等 原因，1/0的性能受到严重的限制。为了提高IO的性能，现有技术引入预加 重的均等化技术来克服通道传入的失真。预加重均等化是一个简单的步骤， 就是将数据流描述成以下等式<formula>formula see original document page 3</formula>式中，iV是taps的总数，a,是每一个tap的系数，；c,是引入的数据流。 实现上述等式的电路结构称作预加重发射机，通常情况下，有两种方法 来执行预加重发射机模拟均等化和数字均等化。图1展示了一个模拟均衡 化的操作，它包括了一个全尺寸的CML驱动器，驱动器的电流由一个数字 模拟转换器DAC控制。均等化的系数(Coefficients)由电流控制DAC反馈 得到，因此，可以很好的控制驱动器的输出摆幅。每一个端头(tap)包含了 一个潜在的全尺寸的驱动器和DAC。把所有的输出都连接到一起，最终的 电流加到一起，那么，就可以得到正确的输出摆幅。均等化译码器可以简化 成小步长的触发器，或在一些情况下，可以用一些很复杂的译码图。通常，模拟均等化有着所有的优点(译码简单，电流DAC运行速度很 低，多数据通道中， 一个tap只要一个电流DAC，预驱动器设计容易，驱动 器中不同的比特反馈没有不匹配等等)。但其不足之处在于，当tap数达到一 定值后，驱动器的输出负载并不会随着所用的tap数的增加而呈线性增加。 这极大的限制了电流I/O的设计水平，尤其是当设计均等化7个tap时候。如图2所示为数字均等化的电路结构。驱动器和模拟方式的驱动器有着 相同的驱动力。不同之处在于，数字化驱动器有一个恒定的偏置。整个驱动 器是分成一块一块的，而且是二进制的。适当的比特数的选择，取决于具体 的应用。上述的驱动器本质上是一个8位的DAC。所有的滤过系数都是均 等译码器，乘法器，加法器的反馈，而这些都是由数字译码器完成的。数字 均等有着驱动器pad点负载最小化的优点，但是却增加了所有数字电路的负 载。对于更高的数据速率，这可能会在某些数据回路中产生时序问题。在性 能上，回路交叉点工作得很慢是以额外增加的电源和面积为代价的。
技术实现思路
本专利技术的目的，在于克服上述现有的模拟均等化和数字均等化的结构所 存在的不足，从而提供了一种用于高速1/0的混合预加重均等化的发射机。本专利技术的用于高速1/0的混合预加重均等化的发射机，包括一译码器， 其特征在于，所述译码器包括多个位元加法器。所述译码器后端进一步连接有一混合输出单元，该混合输出单元包括一 低位输出单元以及一高位输出单元，所述高位输出单元用于接收高位数据。本专利技术的另一目的，在于克服现有的模拟均等化和数字均等化方法所存 在的缺陷，从而提供了一种用于高速1/0的混合预加重均等化的方法。本专利技术的用于高速I/0的混合预加重均等化方法，其特征在于，包括以 下步骤利用一包括多个位元加法器的译码器，对输出的数据进行译码操作； 输入均等化系数到该译码器，并被压縮成两个向量； 对该两个向量的高位和低位分别进行相加； 将上述低位相加的进位应用到复制的数字模拟转换器中。 利用本专利技术，可节省响应时间，减少电路的负载量，从而提高了数据传 输速度，减小了芯片设计的面积和电路功耗。附图说明图1是现有技术中的一种6端头(tap) 8位的模拟发射机均衡器的拓扑 结构示意图2是现有技术中的一种7端头(tap) 8位的数字发射机均衡器的拓扑 结构示意图3是本专利技术的用于高速I/O的混合预加重均等化的发射机的拓扑结构 示意图4是本专利技术的混合数字模拟转换的数字滤波示意图5是本专利技术的混合数字模拟转换的数字滤波更为详细的示意图。具体实施例方式以下结合附图和实施例，详细说明本专利技术的组成和工作原理。 如图3所示，本专利技术的用于高速I/0的混合预加重均等化的发射机，包括一译码器100，所述译码器100包括多个位元加法器。具体地，该译码器100接收来输入的穿行数据，并根据输入的两个向量，对该输入的串行数据进行译码操作。向量输入之前，需要进行压縮操作，在压縮时，如果向量的端头系数^绝对值大于1，则重新将其设置为缺省值，并继续进行向量的压縮操作。译码器中100的加法器由于均采用位元(bitwise)运算，因此不需要进 行进位操作。结合图4、图5，译码器进行译码操作后，输出数据到一个混合的输出 单元200，该混合输出单元200包括一个低位输出单元210和一个高位输出 单元220，低位输出单元210用于接收低位数据，并产生进位应用到高位输 出单元220。具体地，高位数据进入高位输出单元220后，可以模拟的形式， 在数字模拟转换器中完成。最终，低位输出和高位输出被输送到输出端口。本实施例中，向量数据为8位数据，低位数据和高位数据均为4位。但 容易理解，根据需要，向量数据可以采用任何位述的数据向量，而低位数据 和高位数据的位数也可进行相应调整。利用本专利技术建立的混合的均衡滤波器，具有数字和模拟均衡器的双重优 点，在电路设计时，不必增加焊盘(pad)点的额外电容。例如，当数字模 拟转换器是8位时，复制的比特是第5位的比特。对于二进制的数字模拟转 换器的第5位的比特而言，仅仅是整个数字模拟转换器负载的6.25%。因此，本专利技术的用于高速I/O的混合预加重均等化的发射机及方法可以 大量节省响应时间。该响应时间的减少对于CPU-CPU、CPU-内存、CPU-HVM 之间的通讯和互联性能来说，是至关重要的。在输入输出端口的芯片设计中，本专利技术也具有很大的价值。因为本专利技术 可满足高速数据传输的要求，因此可与不断更新的CPU的速度进行匹配。 该专利技术可解决在不增加发射机驱动器的负载的情况下提高其性能。综上所述，利用本专利技术的用于高速1/0的混合预加重均等化的发射机及 方法，可节省响应时间，减少电路的负载量，从而提高了数据传输速度，减 小了芯片设计的面积和电路功耗。权利要求1、一种用于高速I/O的混合预加重均等化的发射机，包括一译码器，其特征在于，所述译码器包括多个位元加法器。2、 如权利要求1所述的用于高速I/O的混合预加重均等化的发射机， 其特征在于，所述译码器后端进一步连接有一混合输出单元，该混合输出单 元包括一低位输出单元以及一高位输出单元，所述高位输出单元用于接收高 位数据。3、 如权利要求2所述的用于高速I/O的混合预加重均等化的发射机， 其特征在于，所述高位输出单元包括一数字模拟转换器，所述高位数据的进 位以模拟的形式在该数字模拟转换器中进行。4、 如权利要求3所述的用于高速I/O的混合预加重均等化的发射机， 其特征在于，所述译码器输出的数据为8位数据，所述高位数据为4位数据。5、 一种用于高速I/O的混合预加重均等化方法，其特征在于，包括以 下步骤利用一包括多个位元加法器的译码器，对输出的数据进行译码操作； 输入均等化系数到该译码器，并被压縮成两个向量； 对该两个向量的高位和低位分别进行相加； 将上述低位相加的进位应本文档来自技高网...

【技术保护点】
一种用于高速Ｉ／Ｏ的混合预加重均等化的发射机，包括一译码器，其特征在于，所述译码器包括多个位元加法器。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈峰，
申请(专利权)人：扬粹半导体上海有限公司，
类型：发明
国别省市：31[中国|上海]