一种带有时序校准的发射机制造技术

本发明专利技术涉及一种带有时序校准的发射机，用于高速串行接口，属于模拟电路设计领域。该发射机从某一中间级合路器中获取该级的输出数据和时钟信号，送入鉴相器；鉴相器对输入的数据和时钟信号进行比较并输出对应的控制电压；该控制电压经过电压/电流变换器转换成控制电流，控制位于时钟链路中的相位插值器；相位插值器根据控制电流调整其输入时钟和输出时钟之间的相位关系，调整相位后的输出时钟用于对前面所述合路器的数据进行采样；由此构成的反馈网络自动调整采样时钟的相位，保证合路器中数据和时钟的时序关系。

A transmitter with timing calibration

The invention relates to a transmitter with timing calibration, which is used in high-speed serial interface and belongs to the field of analog circuit design. Gets the output data and the level of the clock signal from the transmitter of a middle class combiner, into the phase detector; phase detector on the input data and the clock signal and outputs the corresponding control voltage; the control voltage through voltage / current converter converts the electrical control flow, control in phase interpolation a clock in the link; phase interpolator according to the control current to adjust the phase relationship between the input and output clock clock, adjust the output after the clock phase for the combiner data sampling; the feedback network automatically adjust the phase of sampling clock, ensure the timing relationship between data and clock road in.

【技术实现步骤摘要】
一种带有时序校准的发射机
本专利技术属于电路设计和数据传输
，特别涉及一种带有时序校准的发射机，尤其适用于高速串行接口。
技术介绍
高速串行接口技术在有线数据传输中具有重要的作用。高速串口中的发射机实现将多路并行输入数据复接、形成1路串行输出数据，然后发送到信道的功能。发射机的典型结构如图1所示，主要包含数据通路和时钟通路两部分。图1以16路并行数据输入、1路串行数据输出为例。在数据通路，16路并行数据依次经过4级合路器，实现16:8，8:4，4:2，2:1的串化过程。D16(16路)经过合路器1输出D8(8路)；D8(8路)经过合路器2输出D4(4路)；D4(4路)经过合路器3输出D2(2路)；D2(2路)经过合路器4输出D1(1路)。在时钟通路，输入时钟及经过各级分频器得到的分频后的时钟为对应的合路器提供所需的时钟信号。输入时钟CK1为合路器4提供时钟信号；CK1经过分频器1实现2分频后得到CK2，CK2为合路器3提供时钟信号；CK2经过分频器2实现2分频后得到CK3，CK3为合路器2提供时钟信号；CK3经过分频器3实现2分频后得到CK4，CK4为合路器1提供时钟信号。理想情况下，时钟的采样沿应该位于数据的中心，这样能够保证正确采样。需要注意的是，在此结构中数据链路的前进变化方向和时钟链路的前进变化方向是相反的。随着发射机传输数据率的提高，其所需的时钟频率也对应提高，合路器和分频器电路自身带来的信号延迟不能忽略。保证某一级合路器中时钟采样沿位于数据信号的中心是能够做到的，但由于数据链路和时钟链路的传输方向相反，保证每一级合路器中时钟采样沿都位于数据信号的中间区域非常困难。在极端情况下可能出现时钟采样沿位于被采样数据信号边沿的情况，这时容易出现采样错误。一种解决方法如图2所示，在图1的基础上增加了缓冲电路，CK1经过缓冲器1得到CK1a，提供给合路器4使用；CK2经过缓冲器2得到CK2a，提供给合路器3使用；CK3经过缓冲器1得到CK3a，提供给合路器2使用；CK4经过缓冲器4得到CK4a，提供给合路器1使用。每个缓冲器各自产生延时，调整每级合路器中时钟和数据的时序关系，保证时钟采样沿位于被采样数据信号的中心。这一方法存在的问题为：需要增加高速缓冲器，从而大大增加了电路的功耗；这一调节方法是开环的方式，其延时会随着电源电压、工作温度、工艺参数的变化而变化，难以保证在所有的情况下都符合要求。
技术实现思路
为了克服上述现有技术的缺点，本专利技术的目的在于提供一种带有时序校准的发射机，通过在数据链路和时钟链路中插入反馈环路，自动调整时钟和数据之间的时序关系，从而保证时钟信号能够对数据进行正确的采样。为了实现上述目的，本专利技术采用的技术方案是：一种带有时序校准的发射机，包括数据通路和时钟通路，其中数据通路包括若干级合路器，时钟通路包括若干级分频器，在第m级合路器的输出端设置鉴相器，鉴相器以第m级合路器输出端的时钟CKin和其中1路数据Din为输入进行相位比较，判断CKin的采样沿是否位于Din的中心，其比较结果Vx和Vy送入电压/电流变换器转换为控制电流Ic，Ic控制输入相位插值器中的时钟信号的相位变化，使移相后的输出信号的采样沿位于数据Din的中心，并返回输入第m级合路器。所述鉴相器、电压/电流变换器和相位插值器可以有多组，分别对应布置于数据通路的多级合路器输出端。与现有技术相比，本专利技术基于闭环控制，可自动调整时钟和数据之间的时序关系，保证时钟信号能够对数据进行正确的采样。附图说明图1是典型发射机结构示意图。图2是通过插入缓冲器调整时钟相位的发射机。图3是本专利提出的采用反馈环路调整时钟相位的发射机。图4是环路中鉴相器电路。图5是鉴相器的工作原理。图6是未开启反馈环路时发射机输出的测试结果。图7是开启反馈环路后发射机输出的测试结果。具体实施方式下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本专利技术的范围及其应用。图3为本专利技术提出的新型发射机结构的一个实施例，以16路并行数据输入、1路串行数据输出为例。在数据通路，16路并行数据依次经过4级合路器，实现16:8，8:4，4:2，2:1的串化过程。D16(16路)经过合路器1输出D8(8路)；D8(8路)经过合路器2输出D4(4路)；D4(4路)经过合路器3输出D2(2路)；D2(2路)经过合路器4输出D1(1路)。在时钟通路，输入时钟及经过各级分频器得到的分频后的时钟为对应的合路器提供所需的时钟信号。输入时钟CK1为合路器4提供时钟信号；CK1经过分频器1实现2分频后得到CK2，CK2为合路器3提供时钟信号；CK2经过分频器2实现2分频后得到CK3，CK3经过相位插值器调整相位后得到CK3b，CK3b为合路器2提供时钟信号；CK3b经过分频器3实现2分频后得到CK4，CK4为合路器1提供时钟信号。在合路器2的输出端取出数据Din(该级合路器的输出D4为4路数据，Din为其中1路数据)和时钟CKin，将Din和CKin送入鉴相器进行相位比较，其比较结果Vx和Vy送入电压/电流变换器转换为控制电流Ic，Ic控制输入相位插值器中的时钟信号CK3的相位变化，移相后的输出信号CK3b返回输入合路器2。该发射机中鉴相器的一种实现方法如图4所示，该电路为经典的Hogge鉴相器，其输入为数据Din和时钟CKin，输出为鉴相结果Vx和Vy。该鉴相器的工作原理如图5所示。时钟信号CKin的上升沿对Din采样得到VB，下降沿对Din采样得到VA。Din(经过适当延时)和VB异或后得到VX，VB和VA异或后得到VY。当时钟信号CKin的上升沿没有位于数据信号Din中心时，VX和VY电压的占空比就不同。鉴相器电路输出电压(VX-VY)，进而通过电压/电流转换器，产生反馈调节电流信号Ic，反馈调节信号又通过相位插值器对时钟信号的相位进行调整，直至时钟可以采样到数据中心。图6是没有开启反馈环路时，时钟信号对数据进行采样发生了错误的情况。图7是同一电路开启反馈环路后，采样时钟的相位进行了调整，输出数据正确。需要说明的是，该方法的使用具有普遍性，不限于16:1的链路，可以应用在任意长度的链路中；不限于仅在图3所示的合路器2的位置取数据和时钟信号构成反馈，可以在链路中所需的任何位置构建反馈环路；不限于使用Hogge鉴相器、电压/电流转换器和相位插值器等电路进行相位调整，可以采用其它任意能实现相位检测、并调整时钟信号相位的电路。以上所述，仅为本专利技术较佳的具体实施方式，但本专利技术的保护范围并不局限于此，任何熟悉本
的技术人员在本专利技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本专利技术的保护范围之内。因此，本专利技术的保护范围应该以权利要求的保护范围为准。本文档来自技高网...

【技术保护点】
一种带有时序校准的发射机，包括数据通路和时钟通路，其中数据通路包括若干级合路器，时钟通路包括若干级分频器，其特征在于，在第m级合路器的输出端设置鉴相器，鉴相器以第m级合路器输出端的时钟CK

【技术特征摘要】
1.一种带有时序校准的发射机，包括数据通路和时钟通路，其中数据通路包括若干级合路器，时钟通路包括若干级分频器，其特征在于，在第m级合路器的输出端设置鉴相器，鉴相器以第m级合路器输出端的时钟CKin和其中1路数据Din为输入进行相位比较，判断CKin的采样沿是否位于Din的中心，其比较结果Vx和Vy送入电压/电流变换器转换为控制电流Ic，Ic控制输入相位插值器中的时钟信号的相位变化，使移相后的输出信号的采样沿位于...

【专利技术属性】
技术研发人员：王自强，周乃文，吕方旭，张春，王志华，李福乐，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京,11