高电流触发的静电放电防护电路制造技术

一种高电流触发的静电放电防护电路。其电耦合于接点和参考电位，以释放接点上产生的静电放电电流。静电放电防护电路包含第一导电形的基底、第二导电形的阱区、第一导电形的第一掺杂区和第二导电形的第二掺杂区。基底电耦合于参考电位。阱区设于基底且电耦合于接点。第一掺杂区电浮动设于阱区表面。第二掺杂区设于基底，且电耦合于参考电位。接点的ＥＳＤ电流提供电压使阱区与基底间接面崩溃，并触发阱区、基底和第二掺杂区构成的侧向双极性晶体管，释放静电放电电流。第一掺杂区于静电放电电流大于预定电流时，降低接点至参考电位的电位差。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种静电放电(electrostatic discharge，ESD)防护电路，尤指一种高电流触发的ESD防护电路，本专利技术的ESD防护电路一方面能提供良好的静电放电防护，另一方面能避免ESD防护电路于正常操作时发生栓锁(latch up)的现象。一般而言，为了防护制作完成的半导体芯片免于受到外界带静电物品所产生的高电压破坏，所以，现行的半导体芯片的输出入端口以及电源端口之间均会设置有ESD防护电路。依照电路上的需求，ESD防护电路在一般正常的运作时，应该呈现开路的状态，以使电源端口以及输出入端口能维持正常工作；唯有ESD事件发生在ESD防护电路的一端时，ESD防护电路才呈现接近短路的状态，用以将ESD电流释放掉，以保护半导体芯片的内部电路。公知的ESD防护电路大致上可以分成两种，一种是以双极性晶体管(bipolar transistor)为主要组件，另一种是以半导体控制整流器(semiconductor control rectifier，SCR)为主要组件。ESD防护电路中的双极性晶体管一般都是利用输出端口中的MOS晶体管的源极/基底/漏极所产生的寄生的双极性晶体管所构成。因为输出端口的MOS晶体管必须要有很大的推力，所以寄生的双极性晶体管也能够在发生静电放电事件时，排放掉大量的电流。但是，就输入端口以及电源线间的ESD防护电路而言，如此的方法便会多增加非常大的芯片面积。而且，双极性晶体管的吸持电压Vh(holding voltage)一般都比较高，大约为7伏特以上。因此，在大量的ESD电流流通之下，将会在双极性晶体管上产生高热。如果ESD电流只流经MOS晶体管的局部区域，就很容易造成MOS晶体管烧毁。因此，以双极性晶体管为主的静电防护电路的设计是非常不易的。现行比较流行的ESD防护电路是以SCR为主要组件，取其低吸持电压Vh(～1.6伏特)、低触发电流以及耗用半导体芯片面积小的好处。但是，如此设计的ESD防护电路于经历系统层次(system-level)的电磁共同(electromagnetic comparability，EMC)的ESD测试时会出现问题。EMC/ESD测试时是在整个系统装设好后，并且有提供电源之下，进行ESD测试。当EMC/ESD测试进行时，SCR确实能使一个输出入端口上的ESD电流释放掉。然而，电源一般都是大于3伏特以上的电压。如果，输出入端口上的原本在EMC/ESD测试前的电压是接近电源的电压(～3V)，那在EMC/ESD测试完后，SCR便会将输出入端口上的电压维持于吸持电压Vh(～1.6伏特)，这便会导致整个系统上的当机，甚至烧毁掉部分的半导体芯片。为了克服现有技术的不足之处，本专利技术的目的，在于提供一种高电流触发的ESD防护电路，具有占用半导体芯片的面积小、低吸持电压以及高触发电流的特性，以解决上述的问题。根据上述的目的，本专利技术提出一种高电流触发的ESD防护电路。本专利技术的ESD防护电路电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。该静电放电防护电路包含有一第一导电形的基底、一第二导电形的阱区、一第一导电形的第一掺杂区以及一第二导电形的第二掺杂区。该基底电耦合于该参考电位。该阱区设于该基底上，且电耦合于该接点。该第一掺杂区电浮动的设于该阱区表面。该第二掺杂区设于该基底上，且电耦合于该参考电位。其中，该接点上的ESD电流提供一电压使该阱区与该基底之间的接面崩溃，并触发该阱区、该基底以及该第二掺杂区所构成的侧向双极性晶体管，以释放该静电放电电流。该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。就电路观点而言，本专利技术另提供一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。本专利技术的静电放电防护电路包含有一双极性晶体管以及一第一导电形的第一掺杂区。该双极性晶体管包含有一发射极、一基极以及一集电极。其中该发射极与该基极均电耦合于该参考电位，该集电极系以一第二导电形的集电极区所构成且电耦合于该接点。该第一掺杂区，浮动的设于该集电极区内，且与该集电极区形成一接面。其中，该静电放电电流使该基极与该集电极之间的接面崩溃，触发该侧向双极性晶体管，以释放该静电放电电流。其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。当ESD事件发生于该接点上时，该基极与该集电极之间的接面会先崩溃，并且触发该双极性晶体管。然后将该接点上的电位维持在一第一箝制电位。如果电流持续增加到一预定电流以上，该浮动的第一掺杂区会一起加入作用，而把该接点上的电位维持在一更低的第二箝制电位。该第一箝制电位以及该预定电流可以随布局的变化而加以调整，而第二箝制电位大约等于1.6伏特。相同的道理，本专利技术另提供一种高电流触发的静电放电防护电路。本专利技术的静电放电福护电路电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。该静电放电防护电路包含有一第一导电形的基底、一第二导电形的阱区、一第一导电形的第一掺杂区以及一第二导电形的第二掺杂区。该基底电耦合于该参考电位。该阱区，设于该基底上，且电耦合于该接点。该第一掺杂区，设于该阱区表面，且电耦合于该接点。该第二掺杂区，电浮动的设于该基底上。就电路观点而言，本专利技术另提供一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电防护电路包含有一双极性晶体管以及一第二导电形的第二掺杂区。该双极性晶体管包含有一发射极、一基极以及一集电极。该发射极与该基极均电耦合于该接点，该集电极系以一第一导电形的集电极区所构成且电耦合于该参考电位。该第二掺杂区浮动的设于该集电极区内，且与该集电极区形成一接面。第一导电型可以是n型，而第二导电型则是p型；相对的，如果第一导电型可以是p型，而第二导电型则是n型。本专利技术的第一优点在于ESD防护电路的面积很小。因为第二箝制电位相当的低，所以，在ESD防护电路上消耗的功率便可以相当的小，ESD防护电路占用的面积便可以很小而不至于烧毁掉其中的组件。本专利技术的第二优点在于EMC/ESD测试时不会有栓锁事件发生。只要第一箝制电位大于正常工作时的电位，并且使该预定电流大于EMC/ESD测试时的最大电流，则EMC/ESD测试时不会有栓锁事件发生。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下附图简要说明附图说明图1为本专利技术的ESD防护电路的第一实施例的芯片剖面示意图图2A以及第2B图均为图1的电路示意图；图3为图1中的ESD防护电路以及公知的SCR所构成的ESD防护电路的电流电压曲线图；图4为不同的第一掺杂区到第三掺杂区的间的距离的实验数据所绘制的电流电压曲线图；图5A以及第5B图为本专利技术的ESD防护电路的第二实施例以及第三实施例；图6A至第6C图为本专利技术的ESD防护电路的第四实施例；图7A为本专利技术的ESD防护电路的第五实施例；图7B为图7A的电路示意图；图8为第一导电型为n型以及第二导电型为p型时，本专利技术的ESD防护电路的实施例；图9为浮动区设于基底时，本专利技术的ESD防护电路的实施例；图10A或图10B为本文档来自技高网...

【技术保护点】
一种高电流触发的静电放电防护电路，电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电放电防护电路包含有：一第一导电形的基底，电耦合于该参考电位；一第二导电形的阱区，设于该基底上，且电耦合于该接点；一第一导电形的第一掺杂区，电浮动的设于该阱区表面；以及一第二导电形的第二掺杂区，设于该基底上，且电耦合于该参考电位；其中，该接点上的静电放电电流提供一电压使该阱区与该基底之间的接面崩溃，并触发该阱区、该基底以及该第二掺杂区所构成的侧向双极性晶体管，以释放该静电放电电流；其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

【技术特征摘要】
【国外来华专利技术】1.一种高电流触发的静电放电防护电路，电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电放电防护电路包含有一第一导电形的基底，电耦合于该参考电位；一第二导电形的阱区，设于该基底上，且电耦合于该接点；一第一导电形的第一掺杂区，电浮动的设于该阱区表面；以及一第二导电形的第二掺杂区，设于该基底上，且电耦合于该参考电位；其中，该接点上的静电放电电流提供一电压使该阱区与该基底之间的接面崩溃，并触发该阱区、该基底以及该第二掺杂区所构成的侧向双极性晶体管，以释放该静电放电电流；其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。2.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第三掺杂区，设于该阱区内，电耦合至该接点，作为该阱区的欧姆接触。3.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形的第四掺杂区，设于邻近该阱区的该基底表面，电耦合至该参考电位，作为该基底的欧姆接触。4.如权利要求1所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形系为n形。5.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第五掺杂区，设于该阱区与该基底形成的接面上，用以降低该阱区与该基底之间的接面的崩溃电压。6.如权利要求5所述的静电放电防护电路，其中，该静电放电防护电路还包含有一场氧化层，设于紧接于该第五掺杂区的基底表面。7.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极与该栅极系电耦合至该参考电压。8.如权利要求4或7所述的静电放电防护电路，其中，该第一导电形MOS晶体管的一源/漏极是以该第五掺杂区所构成，且该第一导电形MOS晶体管的另一源/漏极是以该第二掺杂区所构成。9.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极电耦合至该参考电电位；一电阻，其两端分别电耦合于该栅极与该参考电位；以及一电容，其两端分别电耦合于该栅极与该接点。10.一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，其包含有一双极性晶体管，包含有一发射极、一基极以及一集电极，其中该发射极与该基极均电耦合于该参考电位，该集电极是以一第二导电形的集电极区所构成且电耦合于该接点；以及一第一导电形的第一掺杂区，浮动的设于该集电极区内，且与该集电极区形成一接面；其中，该静电放电电流使该基极与该集电极的间的接面崩溃，触发该双极性晶体管，以释放该静电放电电流；其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。11.如权利要求10所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该集电极，另一源/漏极与该栅极是电耦合至该参考电压。12.如权利要求10所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该接点，另一源/漏极系电耦合至该参考电电位；一电阻，其两端分别电耦合于该栅极与该参考电位；以及一电容，其两端分别电耦合于该栅极与该接点。13.如权利要求10所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形是为n形。14.如权利要求1或10所述的静电放电防护电路，其中，该第一导电形是为n形，且该第二导电形是为p形。15.一种高电流触发的静电放电防护电路，电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电放电防护电路包含有一第一导电形的基底，电耦合于该参考电位；一第二导电形的阱区，设于该基底上，且电耦合于该接点；一第一导电形的第一掺杂区，设于该阱区表面，且电耦合于该接点；以及一第二导电形的第二掺杂区，电浮动的设于该基底上；其中，该接点上的静电放电电流提供一电压使该阱区与该基底的间的接面崩溃，并触发该第一掺杂区、该阱区以及该基底所构成的双极性晶体管，以释放该静电放电电流其中，该第...

【专利技术属性】
技术研发人员：陈伟梵，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]