非挥发性半导体存储器件制造技术

本发明专利技术是关于一种非挥发性半导体存储器件，提供了一种能够加速存储速度和减少占用面积的非挥发性半导体存储器件。根据本发明专利技术的非挥发性半导体存储器件中所采用的每个存储单元晶体管都设置有一个控制栅极，能够在操作中采取一第一电源电压（ＶＣＣ）和一高于该第一电源电压的第二电源电压（ＶＰＰ）。在一将控制栅极（ＷＬ）驱动到该第一电源电压（ＶＣＣ）的第一ＮＭＯＳ晶体管和一连接到该第一电源电压（ＶＣＣ）的栅极的控制信号（／ＥＲ）之间设有一个第二ＮＭＯＳ晶体管。该第二ＮＭＯＳ晶体管的源极被输入该控制信号（／ＥＲ）并且其漏极与该第一ＮＭＯＳ晶体管的栅极相连接。该第一ＮＭＯＳ晶体管并联设置一ＰＭＯＳ晶体管。一由所述ＮＭＯＳ和ＰＭＯＳ晶体管构成的传输栅极驱动该控制栅极（ＷＬ）。

【技术实现步骤摘要】

本专利技术涉及一种非挥发性半导体存储器件，特别是涉及一种解码电路，适用于电数据可重新编程快闪存储器(reprogramable flash memory)。
技术介绍
已经知道电可抹除只读存储器被称为EEPROM(electrically erasableprogrammable semiconductor nonvolatile memory)。一个通用的EEPROM采用堆栈结构，其中的存储单元晶体管是具有一个浮动栅极和一个控制栅极。抹除数据时，将一个高于用于一般电路电源电平(VCC)的升压或增压电平(VPP约12V)加在控制栅极(WL)上，将电荷从流动栅极中拉出或抽出，从而在浮动栅内控制电荷量。即，浮动栅内的电荷量减少，使电源电平(VCC)加在相应的控制栅极(WL)时，存储单元晶体管导通。读取数据时，控制栅极(WL)被设为电源电平(VCC)，并且根据存储器单元晶体管的导通和非导通状态决定数据是为1还是为0。这样就出现两种情况，其中根据一操作模式电源电平(VCC)被加在控制栅极(WL)以及根据一操作模式增压电平(VPP)被加在加在控制栅极(WL)。图1是批可抹除可编程EEPROM(batch erasable programmableEEPROM)或称快闪EEPROM(flash EEPROM)的控制栅极型解码电路的方框图。图2～图5分别是该解码电路中相关电路的结构框图。解码电路1包括一预解码电路18，该预解码电路18输入地址信号A<1:0>和一个批抹除时被带至地电平(VSS)的控制信号/CHIP；一冗余元件10，该冗余元件10保持并输出一冗余替换标志(RDDEN)和一个要求冗余替换的设定为电源电平(VCC)的冗余释放地址(RA)；一冗余确定电路12，该冗余确定电路12输入冗余元件的输出(RA<1:0>和/RA(1:0)和预解码电路18的输出(XA<1:0和/XA<1:0>)；一冗余选择器14，该冗余选择器14输入冗余确定电路12的输出(RXA<1:0>)、预解码电路18的输出(XA<1:0和/XA<1:0>)和控制信号/CHIP；一解码器阵16，该解码器阵16输入冗余选择器14的输出(XEN和RXEN)、预解码电路18的输出(XA<1:0和/XA<1:0>)和控制信号(ERASE)；以及一个电荷泵电路20，该电荷泵电路在控制信号ERASE为电源电平(VCC)时向增压电源线(VEP)提供升压或增压电平(VPP)，并在控制信号ERASE为地电平(VSS)时向增压电源线(VEP)提供电源电平(VCC)。解码器阵16包括多数个解码器(XDEC)50～56，每个解码器输入一个预解码电路18的输出(XA<0和/XA<0>和(XA<1和/XA<1>)，以及相对应的冗余选择器14的输出XEN；一冗余解码器(RXDEC)58，其输入冗余确定电路12的输出RXEN；以及一个电平移动器(LS1)，其输入控制信号(ERASE)。每解码器(XDEC和RXDEC)包括一个逻辑栅极(NA)，其将每个地址解码；一个逆变器(INV)，其输入逻辑栅极(NA)的输出；一个传输栅极(CM00)，其源极与逆变器(INV)的输出连接，并且其漏极与其相对应的控制栅极(WL)连接；一电平移动器(LS0)，其输入逻辑栅极(NA)的输出和逆变器(INV)的输出；以及一传输栅极(CM01)，其源极与电平移动器(LS0)的输出连接，并且其漏极与其相对应的控制栅极(WL)连接。传输栅极(CM00)包括一PMOS晶体管，其栅极被设置为电平移动器LS1的输出(ER)；以及一NMOS晶体管，其栅极被设置为电平移动器LS1的输出(ER)。传输栅极(CM01)包括一PMOS晶体管，其栅极被设置为电平移动器LS1的输出(ER)；以及一NMOS晶体管，其栅极被设置为电平移动器LS1的输出(ER)。以下对现有的解码电路1的操作划分为如下几个部分进行说明读操作(a)、抹除操作(b)、批抹除操作(c)。(a)读操作当数据由EEPROM(快闪EEPROM)读出时，控制信号/CHIP被设定为电源电平(VCC)并且控制信号ERASE被保持在地电平(VSS)。在此情况下，地址信号A<1:0>被输入。由于此时控制信号/CHIP被设定在电源电平(VCC)，增压电源线(VEP)采用电源电平(VCC)和控制信号ERASE被设为地电平(VSS)。这样，电平移动器LS1的输出ER产生地电平(VSS)并且其输出/ER采用电源电平(VCC)。冗余元件10的输出(RDDEN，RA<1:0>和/RA<1:0>)分别保持在一个预定的逻辑电平。即，当不要求冗余替换时，RDDEN保持在地电平(VSS)，而当要求冗余替换时，RDDEN保持在电源电平(VCC)并且冗余释放地址数据保持一个与需要替换的控制栅极WL<m>(其中m＝0，1，2和3)相对应的电位。当输入地址信号A<1:0>时，预解码电路18将地址信号A<n>(其中n＝0和1)转换为补码地址信号XA<n>(其中n＝0和1)和/XA<n>(其中n＝0和1)并将它们输出。如果冗余元件10的输出RA<n>(其中n＝0和1)的值为电源电平(VCC)，那么冗余确定电路12向相应的冗余地址RXA<n>(其中n＝0和1)输出地址信号XA<n>(其中n＝0和1)，而如果输出RA<n>(其中n＝0和1)的值为地电平(VSS)，那么冗余确定电路12向相应的冗余地址RXA<n>(其中n＝0和1)输出地址信号/XA<n>(其中n＝0和1)。即，当冗余确定电路12的输出RXA<n>(其中n＝0和1)的值为电源电平(VCC)时，RA<n>(其中n＝0和1)的值采用电源电平(VCC)并且地址信号XA<n>(其中n＝0和1)被带至电源电平(VCC)。另一种选择是，/RA<n>(其中n＝0和1)的值采用电源电平(VCC)并且地址信号/XA<n>(其中n＝0和1)采用电源电平(VCC)。这样，输入地址A<n>(其中n＝0和1)和冗余释放地址RA<n>(其中n＝0和1)被带至一致。当关于输入地址A<1:0>和冗余释放地址RA<1:0>一致的信息(根据向预本文档来自技高网...

【技术保护点】
一种非挥发性半导体存储器件，其特征在于其包括：存储单元晶体管，每个存储单元晶体管都具有一浮动栅极和一控制栅极（ＷＬ）；其中所述存储单元晶体管的控制栅极（ＷＬ）根据一操作状态在其选定时，接受一第一电源电压（ＶＣＣ）和一第二电源 电压（ＶＰＰ），该第二电源电压（ＶＰＰ）高于所述第一电源电压，以及其中一第一ＮＭＯＳ晶体管被设置于第二ＮＭＯＳ晶体管和控制信号（／ＥＲ）之间，所述第一ＮＭＯＳ的源极连接到，控制信号（／ＥＲ）用于控制一将所述控制栅极（ＷＬ）驱动到所述 第一电源电压（ＶＣＣ）的所述第二ＮＭＯＳ晶体管，所述第一ＮＭＯＳ晶体管的漏极连接到所述第二ＮＭＯＳ晶体管的栅极，并且所述第一ＮＭＯＳ晶体管的栅极连接到所述第一电源电压（ＶＣＣ），一ＰＭＯＳ晶体管与所述第二ＮＭＯＳ晶体管并联设置，并且所述控制栅极（ＷＬ）被一包括所述第二ＮＭＯＳ晶体管和所述ＰＭＯＳ晶体管的传输栅极驱动。

【技术特征摘要】

【专利技术属性】
技术研发人员：松井克晃，
申请(专利权)人：沖电气工业株式会社，
类型：发明
国别省市：JP[日本]