本发明专利技术属于半导体存储器件技术领域，具体涉及一种自对准的垂直式非挥发性半导体存储器件。包括：一个半导体衬底,一个具有第一种掺杂类型的漏区,两个具有第二种掺杂类型的源区,一个用于捕获电子的堆叠栅;其中，漏区和两个源区和堆叠栅组成两个共享一个栅极和一个漏极的隧穿场效应晶体管，每个所述隧穿场效应晶体管的漏区电流受到所述用于捕获电子的堆叠栅内的电荷量及分布影响，漏区掩埋在半导体衬底内，源区在漏区之上并通过一个沟道与漏区隔开，而且两个源区又被一个由第一种掺杂的区域隔开。本发明专利技术的半导体存储器件单元面积小，制造工艺简单。采用本发明专利技术的存储器芯片的制造成本低，存储密度高。
【技术实现步骤摘要】
本专利技术属于半导体存储器件
，具体涉及一种自对准的垂直式非挥发性半导体存储器件。
技术介绍
半导体存储器被广泛应用于诸如工业控制、消费电子等各种领域中，这些存储芯片的基本要求是高集成密度、低功耗以及高速度。一般有两种途径来在相同的芯片面积下提高存储器的存储能力，第一种是按比例缩小存储单元的特征尺寸；另一种就是优化器件结构或者采用新型器件。由于电可擦除可编程只读存储器EEPROM 与氮化物只读存储器(Nitrided ROM) 都是基于MOSFET所设计的器件结构，当这些存储单元的特征尺寸按比例缩小后就会遇到短沟道效应的限制，因此业内优先选择能够抑制短沟道效应的新型器件来提高芯片的存储能力。基于此，本专利技术提出了一种采用了自对准-垂直-隧穿场效应晶体管只读存储器(TFET Read Only Memory)，简称TROM。 由于隧穿场效应晶体管(TFET)可以抑制短沟道效应，因此TROM的栅长可以等比例缩小至20nm，同时泄漏电流依然很小。对于存储器的存储密度可以通过优化设计来实现。以平面的Nitride ROM(NROM) 器件为例，该器件一个存储单元可以存储2位数据，因此它的存储密度高于EEPROM 。 与NROM类似，我们公开的自对准一垂直TROM也具有每个存储单元2位数据的存储能力， 所以相应的密度也高于EEPROM。存储单元阵列一般通过矩阵式版图结构来实现大容量存储，对于EEPROM闪存存储器其矩阵结构有2种NAND结构和NOR结构。由于NAND的源漏接触垫并非必不可少， 所以NAND的存储密度要高于NOR结构。而采用自对准一垂直结构的存储单元后，可以将 NAND结构与NOR结构融合在一起，本专利技术公开的存储器阵列正是结合了两种结构的混合结构。
技术实现思路
本专利技术的目的在于提供一种存储密度高，功耗低的非挥发性半导体存储器件及其制造方法。本专利技术提出的半导体存储器件，是一种自对准的垂直TFET非挥发性半导体存储器件，其结构如图1所示，包括一个半导体衬底(107)；一个具有第一种掺杂类型的漏区(108)；两个具有第二种掺杂类型的源区(101a，IOlb)；两个源区之间为沟道区(106)； 一个用于捕获电子的堆叠栅，该堆叠栅结构依次为第一介质(104)、第二介质(103)、 第三介质(102)以及金属栅(105)；其中，所述的漏区和两个源区和堆叠栅组成两个共享一个栅极和一个漏极的隧穿场效应晶体管(TFET)，并且，每个所述TFET的漏区电流受到所述用于捕获电子的堆叠栅内的电荷量及分布影响，所述的漏区掩埋在所述的半导体衬底内，所述的两个源区在所述漏区之上并通过一个沟道与漏区隔开，而且所述的两个源区又被一个由第一种掺杂的区域隔开。本专利技术中，所述衬底(107)为本征半导体。并且，所述衬底(107)可为轻掺杂。本专利技术中，所述的半导体衬底(107)为硅晶圆的一部分，或是硅锗晶圆或应力硅晶圆的一部分。图1为一个TROM存储器器件的结构示意图。该器件制作在一个半导体衬底(107) 之上，η+埋层(108)作为漏极，两个ρ+区域作为源极(101a，101b)，两个ρ+源区之间为沟道区(106)。沟道区上方为堆叠栅结构，依次为第一介质(104)，第二介质(103)，第三介质 (102)以及金属栅(105)。同时，相邻的源极IOla和IOlb可以作为传统的PMOS的源和漏极。和现有的基于电荷捕获的MOSFET存储器不同，在TROM器件中，存储的信息通过读取η+ 埋层(108)和ρ+源(比如101a)之间的电流大小来判定。由于存在局部电荷捕获效应，位于隧穿结109和110的隧穿电流大小会受到第二介质103内所捕获的局部电荷的影响。这意味着，改变第二介质103内的电荷分布和电荷密度，位于隧穿结109和110处的隧穿电流大小就会被改变。为更清楚的说明TROM的工作原理，将图1所示器件左右分割成2个存储器件，左边的半面和右边的半面均可以存储1位数据信息。具体编程原理如下当栅上加上正向偏压后，第一介质ι (104)下方产生η +导电沟道(106)，随之在隧穿结(109)位置形成ρ+/η+ Esaki 一隧穿结。将左侧的ρ +区域(IOla)接地，同时η +区域加上正向偏置(比如2V)， 左侧p+/n+ Esaki —隧穿结处的电子将会从价带隧穿至导带。受正向栅压的作用，部分隧穿结附近的热电子会注入到第一介质(104)，并被第二介质(103)捕获，类似于ONO堆叠结构W]。这些捕获的电子改变了阈值电压，左侧的半面器件得以编程。同样方法可以对右边的存储器件加以编程。这样就可以在一个完整的存储单元里存储2位信息。图2显示了自对准一垂直TROM器件的电学符号。一个TROM单元有2个存储单元。 如前所述，左边的存储单元由源SL、公共漏D以及公共栅G组成。同样源&、公共漏D以及公共栅G组成了右边的存储单元。当左边的TFET单元工作时，电子从&隧穿进入沟道， 并被正向偏置的公共漏D收集。依次类推右边的TROM单元。TROM器件的信息擦除通过向沟道注入热空穴实现。擦除时将P+掺杂的源极 (101a或IOlb)正向偏置，同时栅极(105)负向偏置，这样热空穴被注入栅介质，将原来存储的信息擦除。下面将说明如何访问一个TROM单元的2位数据信息。图3显示了 3个栅极上淀积了钝化层的 TROM 单元，即 TROM(n-1), TROM(η), and TROM(η+1)。读取时，TROM(η-1)的左侧源极(301)接地，当TROM(n_l)的沟道(302)导通而其他沟道(305，308)截止时，TFET (η)的左侧部分被选中而其右侧部分未被选中。将η + 掺杂的公共漏极以及栅极(306)正向偏置，电子将从ρ+源区(304)流向漏极。电流的密度取决于所述的介质103内的电荷数量和分布。同样方式可以访问TROM的右边部分。这样就可以分别对存储的2位信息进行访问。本专利技术还提供基于上述半导体存储器件的TROM阵列结构，以及相应的寻址方式图4为一应用了 8个如图2和图3所示TROM单元的TROM存储串的实施例。此存储串的两端各有一个nMOSFET，相应的源极(400b和409c)均接地。位线(410)正向偏置。通过图3我们已经解释过，对TROM中存储的2位信息将从二个方向上进行访问。 当左方的NMOS栅极(400a)正偏，同时右方的NMOS栅极(409a)接地时，存储串被从左向右访问，反之亦然。比如，将栅极(400a)正偏，地电压传到源极(40Ib)。由栅极40la，漏极410 和源极401b组成的TROM单元被激活，其信息可以被访问。进而将栅极401a翻转到反偏， 地电压被传到下一个TROM单元的源极(402b)。这样，由栅极40加，漏极410和源极402b 组成的TROM单元被激活，其信息可以被读写。依次类推，所有TROM的左存储单元都被访问，期间右边的NMOS 409都是截止的。监控位线(410)上的电流就可以识别每一个TROM 单元的状态。若读写TROM的右边部分，将左测的NMOS管400截止，右侧的NMOS 409导通， 这样，TROM就将被从右到左依次访问。正如图4所示，可以通过8个TROM单元实现16位信息存储能力的本文档来自技高网...
【技术保护点】
１．一种自对准的垂直式非挥发性半导体存储器件，其特征在于包括：一个半导体衬底（１０７） ；一个具有第一种掺杂类型的漏区（１０８）；两个具有第二种掺杂类型的源区（１０１ａ，１０１ｂ）；两个源区之间为沟道区（１０６）；一个用于捕获电子的堆叠栅，该堆叠栅结构依次为第一介质（１０４）、第二介质（１０３）、第三介质（１０２）以及金属栅（１０５）；其中，所述的漏区和两个源区和堆叠栅组成两个共享一个栅极和一个漏极的隧穿场效应晶体管，并且，每个所述隧穿场效应晶体管的漏区电流受到所述用于捕获电子的堆叠栅内的电荷量及分布影响，所述的漏区掩埋在所述的半导体衬底内，所述的源区在所述漏区之上并通过一个沟道与漏区隔开，而且所述的两个源区又被一个由第一种掺杂的区域隔开。
【技术特征摘要】
【专利技术属性】
技术研发人员：王鹏飞，林曦，孙清清，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31
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