高性能平面浮栅闪存器件结构及其制作方法技术

本发明专利技术公开了一种高性能平面浮栅闪存器件结构，该结构包括：硅衬底(1)；在硅衬底(1)上重掺杂的源导电区(7)和漏导电区(8)；覆盖在源导电区(7)与漏导电区(8)之间热载流子沟道上的二氧化硅隧穿介质层(2)；覆盖在二氧化硅隧穿介质层(2)上的由多晶硅浮栅(3)以及金属薄膜(4)堆叠而成的复合浮栅存储层；覆盖在复合浮栅存储层上的多层薄膜介质构成的阻塞介质层(5)；以及覆盖在阻塞介质层(5)上的控制栅(6)。本发明专利技术还公开了一种高性能平面浮栅闪存器件结构的制作方法。利用本发明专利技术，扩大了浮栅存储单元的存储窗口，提高了电荷保持特性。

【技术实现步骤摘要】

本专利技术涉及纳米电子器件及纳米加工
，特别涉及一种。
技术介绍
非挥发存储器的特点在于，当电源暂时中断或者器件无限期地处于断电状态时， 依然能够长期保持已经存储的信息。理想的非挥发存储器应满足低每位成本、高密度、快速的随机存取、低功耗等要求。在20世纪80年代中期，一种被称为“快闪”存储器(Flash)的新技术被开发出来， 它的低成本及快速的编程、擦除能力使其快速的成为半导体器件市场的主导力量。在存储器按比例缩小和发展的过程中，数据存储密度和每位成本是推动发展的主要因素。提供高密度快闪存储器的方法之一是采用每单元存储多个数据的多电平单元 (MultiLevel cell，MLC)的电荷存储技术。这就要求存储器件有足够大的存储窗口，以确保能够可靠而快速地识别并读出不同的电荷电平。同时，存储的电荷电平能够长期保持差别并可区分，即存储的电荷电平的保持特性也是一个不可忽略的重要指标。而传统的Flash存储器是采用多晶硅薄膜浮栅结构的硅基非挥发存储器，多晶硅浮栅厚度很难进一步缩小。随着器件制作工艺节点的减小，传统的Flash存储器出现了一些如应力导致泄漏电流(Stress induced leakagecurrent，SILC)等可靠性方面的问题。 因此寻找更好的存储结构以及存储材料成为浮栅存储器进一步发展的关键。
技术实现思路
(一)要解决的技术问题针对现有浮栅存储器中多晶硅浮栅存储结构在竖直方向上进一步缩小时面临的存储窗口减小、保持特性变差的问题，本专利技术的主要目的在于提供一种，以扩大浮栅存储单元的存储窗口，提高其电荷保持特性，而同时不牺牲器件其他方面的性能。( 二 )技术方案为达到上述目的，本专利技术提供了一种高性能平面浮栅闪存器件结构，该结构包括硅衬底1 ；在硅衬底1上重掺杂的源导电区7和漏导电区8 ；覆盖在源导电区7与漏导电区8之间热载流子沟道上的二氧化硅隧穿介质层2 ；覆盖在二氧化硅隧穿介质层2上的由多晶硅浮栅3以及金属薄膜4堆叠而成的复合浮栅存储层；覆盖在复合浮栅存储层上的由多层薄膜介质构成的阻塞介质层5 ；以及覆盖在阻塞介质层5上的控制栅6。上述方案中，所述金属薄膜4采用金属材料、金属氮化物材料或硅化物材料。上述方案中，所述金属材料采用Au、Co、Ni或W，金属氮化物材料采用WN或TaN，硅化物材料采用CoSi或NiSi。上述方案中，所述阻塞介质层5采用二氧化硅-氮化硅-二氧化硅组成的ONO三层薄膜介质结构，或者采用引入高K材料所组成的单层或多层薄膜介质结构，至少包括氧化铝(Al2O3)、氧化铪(HfO2)、二氧化硅-氧化铝(OA)、二氧化硅-氧化铪(OH)、二氧化硅-氧化铝-二氧化硅(OAO)、二氧化硅-氧化铪-二氧化硅(OHO)、氧化铝-氧化铪-氧化铝(AHA) 或氧化铪-氧化铝-氧化铪(HAH)。上述方案中，所述阻塞介质层5采用原子层沉积ALD、化学气相淀积CVD或者磁控溅射生长，厚度为IOnm 20nm。上述方案中，所述控制栅6采用多晶硅栅或金属栅，该金属栅包括TiN、TaN、W或WN0为达到上述目的，本专利技术还提供了一种高性能平面浮栅闪存器件结构的制作方法，该方法包括A、在硅衬底上生长一层SW2隧穿介质层；B、在SW2隧穿介质上生长多晶硅浮栅；C、在多晶硅浮栅存储层上淀积金属薄膜；D、在金属薄膜上淀积阻塞介质层；E、在阻塞介质层上淀积控制栅；F、执行形成栅电极和源、漏的工艺，制作完整的存储器晶体管。上述方案中，步骤A中所述生长S^2隧穿介质的方法为氧化生长、化学气相淀积 CVD或原子层沉积ALD ；所述SW2隧穿介质的厚度为4nm至8nm。上述方案中，步骤B中所述生长多晶硅浮栅的方法为化学气相淀积CVD、原子层沉积ALD或者磁控溅射；所述多晶硅浮栅的厚度为IOnm至IOOnm步骤C中所述生长金属薄膜的方法为电子束蒸发或化学气相淀积CVD，所述金属薄膜的厚度为5至50nm。上述方案中，步骤D中所述淀积阻塞介质层的方法为原子层沉积ALD、化学气相淀积CVD或者磁控溅射；所述淀积的阻塞介质层的厚度为IOnm至20nm。上述方案中，步骤E中所述淀积控制栅的方法为原子层沉积ALD、化学气相淀积 CVD或者磁控溅射；所述淀积控制栅的厚度为IOnm至200nm。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果1、利用本专利技术，由于采用多晶硅/金属薄膜堆叠形成的双层浮栅存储层结构，引入了金属浮栅低势阱，扩大了电荷的俘获能力，增加电子存储数量，从而有效增大了存储器件的存储窗口，完成原多晶硅浮栅厚度的变比，实现浮栅存储器件竖直方向上的进一步缩小，为浮栅存储器件竖直方向上的进一步缩小奠定了基础。2、利用本专利技术，由于电子更多的存储在低势垒的金属薄膜浮栅层上，因此在数据保持状态下，电子跃迁所需克服的势垒增大，电荷保持时间更长，所以数据保持特性可以得到有效的加强。3、利用本专利技术，采用高K介质作为阻塞势垒层，解决了存储器件在按比例缩小过程中控制栅到存储浮栅耦合系数低的问题。高K势垒的引入增大了控制栅到存储浮栅的耦合系数，同时抑制了由于金属浮栅引入所带来的金属扩散现象，降低了电荷泄漏几率，从而提高器件的可靠性。4、利用本专利技术，采用多层高K介质堆叠形成阻塞势垒层，如高势垒/低势垒/高势垒三层结构(如Si0/A10/Si0等)，低势垒/高势垒/低势垒(如Η /ΑΙΟ/Η 等)三层结构。这种多层堆叠结构对阻塞势垒的能带调制能有效避免擦除饱和、编程饱和等可靠性问题，综合改善了器件的存储特性。5、利用本专利技术，器件的加工工艺与传统CMOS工艺兼容。 附图说明图1为本专利技术提出的非挥发高性能平面浮栅闪存器件的基本结构示意图，其中包括由多晶硅/金属薄膜堆叠形成的双层浮栅存储层结构以及引入多层介质堆叠形成的高K 阻塞层；图2为本专利技术制作高性能平面浮栅闪存器件结构的工艺流程图；图3为传统浮栅闪存器件结构的能带结构示意图；图4为本专利技术提出的非挥发平面浮栅闪存器件结构的能带示意图，浮栅存储层中引入了金属浮栅增大了电子跃迁所需克服的势垒，有效加强了电荷保持特性；阻塞势垒层采用了高势垒/低势垒/高势垒的三层堆叠结构，该结构通过引入高K材料来增大控制栅到存储浮栅耦合系数从而提高擦写速度；图5为本专利技术提出的又一种非挥发平面浮栅闪存器件结构的能带示意图，不同于图4，其中的阻塞势垒层采用了低势垒/高势垒/低势垒的三层结构；图6为本专利技术提出的又一种非挥发平面浮栅闪存器件结构的能带示意图，这里阻塞势垒层采用了单层结构。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。如图1所示，图1为本专利技术提出的非挥发高性能平面浮栅闪存器件的基本结构示意图，包括硅衬底1 ；在硅衬底1上重掺杂的源导电区7和漏导电区8 ；覆盖在源导电区7 与漏导电区8之间热载流子沟道上的二氧化硅隧穿介质层2 ；覆盖在二氧化硅隧穿介质层2 上的由多晶硅浮栅3以及金属薄膜4堆叠而成的复合浮栅存储层；覆盖在复合浮栅存储层上的阻塞介质层5 ；以及覆盖在阻塞介质层5上的控制栅6。其中，所述金属薄膜4可以采用金属材料、金属氮化物材料或金属硅化物材料。所述金属材料可以使用例如Au、Co、Ni或W等，金属氮化物材料可以使用本文档来自技高网...

【技术保护点】
１．一种高性能平面浮栅闪存器件结构，其特征在于，该结构包括：硅衬底（１）；在硅衬底（１）上重掺杂的源导电区（７）和漏导电区（８）；覆盖在源导电区（７）与漏导电区（８）之间热载流子沟道上的二氧化硅隧穿介质层（２）；覆盖在二氧化硅隧穿介质层（２）上的由多晶硅浮栅（３）以及金属薄膜（４）堆叠而成的复合浮栅存储层；覆盖在复合浮栅存储层上的由多层薄膜介质构成的阻塞介质层（５）；以及覆盖在阻塞介质层（５）上的控制栅（６）。

【技术特征摘要】

【专利技术属性】
技术研发人员：霍宗亮，刘明，姜丹丹，龙世兵，王琴，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11