非易失性半导体存储器制造技术

技术编号:3201460 阅读:192 留言:0更新日期:2012-04-11 18:40
根据本发明专利技术的一种非易失性半导体存储器,包括:存储单元部件,其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括:其中沿着数据选择线设置存储单元部件的存储单元阵列块;第一源极线,连接到存储单元部件的一端,并沿着数据选择线排列;以及第二源极线,电连接到第一源极线并沿着数据选择线设置。(*该技术在2024年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器中的金属互连层,其用于诸如NANDEEPROM或AND EEPROM的块型存储单元晶体管的诸如铝(Al)互连、钨(W)互连或铜(Cu)互连的金属互连的构图和布局。
技术介绍
图1至9示出了通过本专利技术相关技术的方法制造的NAND EEPROM。图1示意性地示出了存储单元阵列区的放大了的空间图案(aerial pattern)图。图2至4是分别沿着图1的线I-I、II-II和III-III截取的示意剖面图。另外,图5示出了存储单元阵列区1的总空间图案的图。图6是宽的源极线SL2形成的存储单元阵列区1的详细的空间图案的图。图7至9是分别沿着图6的线IV-IV、V-V和VI-VI截取的示意剖面图。如图1所示,非易失性半导体存储器包括数据传输线BL、与数据传输线BL正交设置的数据选择线WL、沿着数据传输线BL延伸的器件区10和器件隔离区12、选择栅极线SSL和SGL、源极线触点CS、数据传输线触点CB、通孔触点16、第一源极线SL0和第二源极线SL2。如图1所示,圆形的或椭圆形的源极线触点CS和数据传输线触点CB排列成与数据传输线BL正交。以2至3F的本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器,包括:存储单元部件,包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管;存储单元阵列块,其中沿着数据选择线设置存储单元部件;第一源极线,连接到存储单元部件的一端,并沿着数据选择线排列;以及第二源极线,电连接到第一源极线并沿着数据选择线设置。

【技术特征摘要】
JP 2003-11-10 379988/20031.一种非易失性半导体存储器,包括存储单元部件,包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管;存储单元阵列块,其中沿着数据选择线设置存储单元部件;第一源极线,连接到存储单元部件的一端,并沿着数据选择线排列;以及第二源极线,电连接到第一源极线并沿着数据选择线设置。2.如权利要求1的非易失性半导体存储器,还包括电源互连;以及设置在电源互连和第二源极线之间的第一晶体管。3.如权利要求2的非易失性半导体存储器,其中该电源互连连接到仅在芯片一侧上提供的电源互连垫。4.如权利要求1的非易失性半导体存储器,其中第一源极线是W或WSi,且第二源极线是铝或铜。5.如权利要求1的非易失性半导体存储器,其中以存储单元部件的间隔的整数倍的间隔提供第二源极线。6.如权利要求1的非易失性半导体存储器,其中z表示每条第二源极线的宽度,且y表示从该半导体衬底到第二源极线的高度;宽度z满足关系z/2<y。7.一种非易失性半导体存储器,包括存储单元部件,包括平行的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管;存储单元阵列块,其中沿着数据选择线设置存储单元部件;第一源极线,连接到存储单元晶体管的一端,并沿着数据选择线排列;以及第二源极线,电连接到第一源极线并沿着数据选择线设置,其中在第一源极线之上提供沿着第一源极线和数据选择线设置的第二源极线。8.如权利要求7的非易失性半导体存储器,还包括电源互连;以及设置在电源互连和第二源极线之间的第一晶体管。9.如权利要求8的非易失性半导体存储器,其中该电源互...

【专利技术属性】
技术研发人员:梶本实利野口充宏前嶋洋原毅彦
申请(专利权)人:株式会社东芝
类型:发明
国别省市:JP[日本]

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