【技术实现步骤摘要】
本专利技术涉及半导体集成电路芯片的可靠度测试领域，尤其涉及一种内建在芯片角落处的测试电路结构，可用来评估芯片结构的完整性。
技术介绍
随着如晶体管等半导体元件的微小化，半导体集成电路的效能以及密度也大幅度的提升。当半导体集成电路的制造水平达到次微米或奈米的技术等级时，电阻-电容延迟即成为电路的效能是否能进一步提升的瓶颈。藉由降低金属内连结线路的线路电阻或者是降低介电层的电容都可以使电阻-电容延迟问题改善。其中，在降低金属内连结线路的线路电阻方面，芯片制造业者已经在工艺上采用铜金属，取代电阻率较高的铝金属，而在降低介电层的电容方面，则积极地找寻更低介电常数的介电材料。然而，与过去所使用的氧化硅介电材料相比较，例如氟硅玻璃或者未掺杂硅玻璃等，目前所采用大部分的低介电常数的介电材料的机械强度仍嫌不足。此外，低介电常数的介电材料的另一个问题是界面间的黏合力差，不论是在两层相同的低介电常数的介电材料之间的界面，或者是在一层低介电常数的介电材料与另一层不同性质的介电层之间的界面。当进行后续的晶片处理步骤时，例如晶片切割，由于低介电常数的介电材料的黏合力不足，往往发生问题。...
【技术保护点】
一种内建测试电路的半导体芯片，包括：一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一第一角落，并且该第一电路结构与该封环结构构成电连结组态，其中该第一电路结构 具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的一第二角落，并且该第二电路结构与该封环结构构成电连结组态，其中该第二电路结构具有一第二连接垫。
【技术特征摘要】
【专利技术属性】
技术研发人员：饶瑞孟，郭建利，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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