封装的半导体管芯和CTE工程管芯对制造技术

描述了封装的半导体管芯和CTE工程管芯对和形成封装的半导体管芯和CTE工程管芯对的方法。例如，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并耦合到半导体管芯。CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】描述了封装的半导体管芯和CTE工程管芯对和形成封装的半导体管芯和CTE工程管芯对的方法。例如，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并耦合到半导体管芯。CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。【专利说明】封装的半导体管芯和CTE工程管芯对
本专利技术的实施例涉及半导体封装，尤其是封装的半导体管芯和CTE工程管芯对的领域。
技术介绍
当今的消费电子产品市场经常需要复杂的功能，这需要非常复杂的电路。缩放到越来越小的基本结构单元，例如晶体管，随着每一代的进展，已经使得能够在单个管芯上纳入更复杂的电路。半导体封装被用于保护集成电路(IC)芯片或管芯，还为管芯提供通往外部电路的电接口。随着对更小电子设备的需求越来越大，半导体封装被设计成更加紧凑且必须要支持更大的电路密度。例如，一些半导体封装现在使用无芯衬底，其不包括常规衬底中常常有的厚树脂芯层。此外，对更高性能设备的需求导致需要改进的半导体封装，所述封装能够实现与后续组装处理兼容的薄封装外形和低总体翘曲。 另一方面，尽管一般将缩放视为尺寸减小，但实际上可以增大特定半导体管芯的尺寸，以便在单个管芯上包括多功能部件。不过，在尝试在半导体封装中封装更大尺度的半导体管芯时，可能会出现结构方面的问题。例如，半导体封装中使用的部件间热膨胀系数(CTE)差异的效应可能因执行半导体管芯封装工艺而导致有害缺陷。
技术实现思路
本专利技术的实施例包括封装的半导体管芯和CTE工程管芯对以及形成封装的半导体管芯和CTE工程管芯对的方法。 在实施例中，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并且耦合到所述半导体管芯。所述CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。 在另一实施例中，半导体封装包括具有焊盘侧的衬底。半导体管芯嵌入衬底中。半导体管芯具有与衬底焊盘侧紧邻的有源侧。半导体管芯还具有背侧，所述背侧具有远离衬底焊盘侧的表面区域。CTE工程管芯嵌入衬底中并且耦合到半导体管芯。所述CTE工程管芯具有与半导体管芯的背侧表面区域相同且对准的表面区域。CTE工程管芯的CTE控制半导体管芯和CTE工程管芯的组合CTE。 在另一实施例中，一种制造半导体封装的方法包括从半导体晶圆的背侧减薄半导体晶圆。接下来，经由半导体晶圆的背侧将半导体晶圆耦合到CTE工程晶圆或面板。然后分离(singulated)所述半导体晶圆和所述CTE工程晶圆或面板以形成多个半导体管芯和CTE工程管芯对。在单个封装中封装半导体管芯和CTE工程管芯对。 【专利附图】【附图说明】 图1示出了根据本专利技术实施例的封装的半导体管芯和CTE工程管芯对的截面图。 图2A示出了截面图，其表示根据本专利技术实施例的减薄操作，用于在制造封装的半导体管芯和CTE工程管芯对时从半导体晶圆背侧减薄半导体晶圆。 图2B示出了截面图，其表示根据本专利技术实施例的耦合操作，用于经由半导体晶圆的背侧将图2A的半导体晶圆耦合到CTE工程晶圆或面板。 图2C示出了截面图，其表示根据本专利技术实施例的分离操作，用于分离图2B的半导体晶圆和CTE工程晶圆或面板，以形成多个半导体管芯和CTE工程管芯对。 图2D示出了截面图，妻表示根据本专利技术实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的重新分布操作。 图2E示出了截面图，其表示根据本专利技术实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的层构建操作。 图3示出了根据本专利技术实施例的封装的半导体管芯和CTE工程管芯对的截面图。 图4示出了根据本专利技术实施例的封装的半导体管芯和CTE工程管芯对的截面图。 图5示出了截面图，其表示根据本专利技术实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的操作。 图6是根据本专利技术实施例的计算机系统示意图。 【具体实施方式】 描述了封装的半导体管芯和CTE工程管芯对以及用于形成封装的半导体管芯和CTE工程管芯对的方法。在以下描述中，阐述了很多具体细节，例如封装架构和材料体系，以提供对本专利技术实施例的透彻理解。对于本领域的技术人员显而易见的是，可以无需这些具体细节来实践本专利技术的实施例。在其他情况下，未详细描述公知的特征，例如集成电路设计的布局，以免不必要地混淆本专利技术的实施例。此外，应该理解的是，图中示出的各实施例是例示性表达，未必是按比例描绘的。 本专利技术的一个或多个实施例涉及制造热膨胀系数(CTE)工程硅晶圆或管芯。CTE工程硅晶圆或管芯可以更密切地匹配用于嵌入式和/或扇出三维(3D)封装的有机部件的CTE0例如，可以使用3D工艺来增大密度，降低成本并且改善形状因子，实现半导体器件和产品的更广泛应用。不过，3D集成的主要问题之一是与有机层的CTE不匹配，这可能导致不良的翘曲(平坦度)控制，良品率更低并且限制细线/空间互连。 补救以上问题的一种方法曾经是将硅管芯与玻璃内插物集成，以向3D叠置体中引入与硅管芯具有匹配或接近匹配的CTE的额外材料。不过，这样的方法仅解决了硅与玻璃之间的互连问题，并且可能为玻璃/硅与有机部件的界面带来其他问题，造成未知的可靠性影响。 相反地，根据本专利技术的一个或多个实施例，通过对硅进行工程学处理以具有与有机部件，例如半导体封装匹配或接近匹配的CTE，解决了嵌入硅或用于扇出的硅与硅器件的CTE失配问题。例如，在一个实施例中，利用硬焊料将非常薄的硅管芯结合在厚铜上，使得组合器件的CTE受到铜管芯的控制。这种器件(半导体管芯和铜管芯对)可以更容易处理，可以没有机械风险，可以与有机构建技术完全兼容，可以改善扇出中的良率，并且可以显著改善热处理。 在实施例中，使用半导体管芯和铜管芯对的封装改善无凸点构建层(BBUL)状产品的热性能并且有助于针对更大管芯使用BBUL处理。在实施例中，使用半导体管芯和铜管芯对的封装有助于嵌入更小的硅片。在实施例中，将硅管芯或晶圆或硅片与CTE工程管芯耦合。可以使用术语CTE工程管芯表示由这种管芯，而不是硅或半导体管芯，控制例如半导体管芯和CTE工程管芯对的CTE。因此，相对于CTE对容纳半导体管芯的半导体封装的影响，有效改变了半导体管芯的CTE。例如，在一个这样的实施例中，将硅管芯与铜CTE工程管芯配对。铜管芯控制着该对的CTE。在具体的这种实施例中，利用共晶金(Au)和锡(Sn)焊料来耦合半导体管芯和CTE工程管芯对。 可以在多种封装选项中容纳封装的半导体管芯和CTE工程管芯对。一个这样的选项是在通过BBUL工艺形成的无芯衬底中容纳这样的管芯对。例如，图1示出了根据本专利技术实施例，封装的半导体管芯和CTE工程管芯对的截面图。 参考图1，半导体封装100包括具有焊盘侧106的衬底104。半导体管芯102嵌入在衬底104中。半导体管芯102具有与衬底104的焊盘侧106紧邻的有源侧116。半导体管芯102还具有背侧112，其具有远离衬底104的焊盘侧106的表面区域。CTE工程管芯110嵌入衬底104中并且耦合到半导体管芯102。CTE工程管芯110，例如在界面120处，具有与半导体管芯102的背侧表面区域相同且对准的表面区域。 根据本发本文档来自技高网...

【技术保护点】
一种半导体封装，包括：衬底；半导体管芯，所述半导体管芯被嵌入所述衬底中并且具有表面区域；以及CTE工程管芯，所述CTE工程管芯被嵌入所述衬底中并且耦合到所述半导体管芯，并且具有与所述半导体管芯的所述表面区域相同且对准的表面区域。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：C·胡，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US