栅极结构、快闪存储器及其制作方法技术

一种栅极结构，包括：半导体衬底，位于半导体衬底上的隧穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底中的源／漏极，位于源／漏极以外半导体衬底及浮置栅极上的栅间介电层，位于浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，所述控制栅极在字线方向包覆浮置栅极。本发明专利技术还提供一种栅极结构的制作方法、快闪存储器及制作方法。本发明专利技术浮置栅极与控制栅极在位线方向是堆叠式的，因此可以按工艺要求减小栅极的尺寸，提高半导体器件的集成度。同时，在字线方向控制栅极包覆浮置栅极，使擦除和编程效率提高。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造领域，尤其涉及栅极结构、快闪存储器 及其制作方法。
技术介绍
快闪存储器是一类非易失性存储器，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；快闪存 储器具有成本低、密度大的特点。其独特的性能使其广泛地运用于各个领域， 包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪 器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数 字相机、数字录音机和个人数字助理。快闪存储器， 一般是被设计成具有堆栈式栅极(Stack-Gate)结构，此结 构包括隧穿氧化层、用来储存电荷的多晶硅浮置栅极、氧化硅/氮化硅/氧化硅 (Oxide-Nitride-Oxide， ONO)结构的栅间介电层以及用来控制数据存取的多 晶硅控制栅极。现有快闪存储器的制作过程如图1至图4所示。参考图1，半导体衬底 100上形成隧穿氧化层102,隧穿氧化层102的材质是氧化硅或氧化硅-氮化硅 -氧化硅(ONO)。传统形成隧穿氧化层102的工艺是热氧化法，在高温环境 下，将半导体衬底100暴露在含氧环境中，所述工艺通常在炉管中实现；通 常形成的隧穿氧化层102的厚度都在几十埃左右。在隧穿氧化层102上形成第一导电层104,所述第一导电层104的材质例如 是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD),以硅 甲烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺，上述的沉积工艺的温度为575。C 650。C,压力约0.3Torr 0.6Torr ( lTorr=133.32Pa);在第 一导电层104上形成栅间介电层106，此栅间介电层106的材质例如是氧化硅、 氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO);因快闪存储器要求与浮置 栅极接触的氧化硅层须具备良好的电性，以避免在正常电压下，用来储存电 荷的浮置栅极发生漏电或是过早电崩溃的问题；以栅间介电层106的材质是氧 化硅/氮化硅/氧化硅为例，以低压化学气相沉积法(LPCVD)形成一层均匀的 氧化硅层，接着以低压化学气相沉积法在氧化硅层上形成氮化硅层，然后再 以低压化学气相沉积法形成另 一层氧化硅层。在栅间介电层106上旋涂第一光阻层107，经过曝光、显影工艺，在第一 光阻层107上沿位线方向形成第一开口图形109,所述第一光阻层107上第一开 口图形109的位置与半导体衬底100内需要形成源极和漏极的位置相对应。如图2所示，以第一光阻层107为掩膜，蚀刻栅间介电层106、第一导电层 104和隧穿氧化层102至露出半导体衬底100,形成浮置4册才及104a;去除第一光 阻层107;以浮置栅极104a为掩膜，在半导体衬底100中进行离子注入，形成 源才及/漏纟及101。如图3所示，用化学气相沉积法在栅间介电层106及半导体衬底100之 上形成第二导电层，第二导电层的材质例如是掺杂复晶硅与金属硅化物；用 化学气相沉积法在第二导电层上形成顶盖层110，所述顶盖层110的材料为氮 化硅；在顶盖层110上形成第二光阻层(未示出)，经过曝光、显影工艺，定 义控制栅极图形；以第二光阻层为掩膜，蚀刻顶盖层110和第二导电层至露 出半导体衬底IOO，形成控制栅极108a;由顶盖层110、控制栅极108a、栅间 介电层106、浮置栅极104a及隧穿氧化层102构成堆栈栅极结构。请参照图4，然后，于堆栈4册极结构两侧形成间隙壁112;最后进行后续 金属连线过程，形成快闪存储器。在申请号为200410031239的中国专利申请中，还可以发现更多与上述技术方案相关的信息，形成堆栈式栅极结构的快闪存储器。然而堆栈式栅极结构的快闪存储器，由于控制栅极与浮置栅极的平行几 何结构使得控制栅极与浮置栅极之间电场分布较均匀，会造成擦除及编程效率低的问题。为解决这一问题，美国专利US5029130将快闪存储器的栅极结构 做成分离式的栅极结构，参照图5，在半导体衬底130上依次形成隧穿氧化层 132,第一导电层及硬掩膜层(未图示)；蚀刻硬掩膜层及第一导电层，形成 浮置栅极134a;去硬掩膜层。如图6所示，浮置栅极134a上依次形成栅间介电层136及第二导电层；在 第二导电层上形成光阻层(未图示)，定义控制栅极宽度；以光阻层为掩膜， 蚀刻第二导电层，形成控制栅极138a;浮置栅极134a与控制栅极138a^勾成分离 式栅极结构；以分离式栅极结构为掩膜，向分离式栅极结构两侧的半导体衬 底130内注入离子，形成源/漏才及140。分离式栅极结构由于控制栅与浮置栅极的在沟道方向不完全重叠的几何 结构使得控制栅极与浮置栅极之间电场分布不均匀原因，能使擦除及编程效 率提高，但是分离式栅极结构的临界尺寸减小的空间很有限，影响了半导体 器件集成度的4是高。
技术实现思路
本专利技术解决的问题是提供一种，提 高半导体器件的集成度。为解决上述问题，本专利技术提供一种栅极结构的制作方法，包括下列步骤 提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层； 沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极 位置对应的第一开口；沿第一开口向半导体衬底内注入离子，形成源/漏极； 沿字线方向刻蚀第 一导电层和隧穿氧化层至露出半导体衬底，形成浮置4册极；于浮置栅极和源/漏极区以外的半导体衬底上形成栅间介电层；在栅间介电层和半导体衬底上形成层间介电层；刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制4册极位置对应的第二开口；向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极。可选的，形成第一导电层和第二导电层的方法为低压化学气相沉积法。 所述第一导电层和第二导电层的材料为掺杂多晶硅或多晶硅金属硅化物。刻 蚀第一层电层的方法为等离子体刻蚀。可选的，形成^H司介电层的方法为低压化学气相沉积法。所述4册间介电 层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅。可选的，形成层间介电层的方法为等离子化学气相沉积。所述层间介电 层的材料为氧化硅。本专利技术提供一种栅极结构，包括半导体衬底，位于半导体衬底上的隧 穿氧化层，位于隧穿氧化层上的浮置栅极，位于浮置栅极两侧的半导体衬底 中的源/漏极，位于源/漏极以外半导体衬底及浮置栅极上的栅间介电层，位于 浮置栅极上的控制栅极及位于浮置栅极和控制栅极以外的层间介电层，所述 控制栅极在字线方向包覆浮置栅极。可选的，所述浮置栅极和控制栅极的材料为掺杂多晶硅或多晶硅金属硅 化物。可选的，所述栅间介电层的材料为氧化硅、氧化硅-氮化硅或氧化硅-氮化 硅-氧化硅。可选的，所述层间介电层的材料为氧化硅。本专利技术提供一种快闪存储器的制作方法，包括下列步骤提供半导体衬 底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；沿位线方向刻 蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源/漏极位置对应的第 一开口；沿第一开口向半导体衬底内注入离子，形成源/漏极；沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；于浮置栅极 和源/漏极区以外的半导体衬底上形成栅间介电层；在栅间介电层和半导体衬 底上形成层间介电层；刻蚀层间介电层至露出浮置栅极上的栅间介电层，形 成与控制本文档来自技高网...

【技术保护点】
一种栅极结构的制作方法，其特征在于，包括下列步骤：　提供半导体衬底，所述半导体衬底上依次形成有隧穿氧化层和第一导电层；　沿位线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成与源／漏极位置对应的第一开口；　沿第一开口向半导体衬底内注入离子，形成源／漏极；　沿字线方向刻蚀第一导电层和隧穿氧化层至露出半导体衬底，形成浮置栅极；　于浮置栅极和源／漏极区以外的半导体衬底上形成栅间介电层；　在栅间介电层和半导体衬底上形成层间介电层；　刻蚀层间介电层至露出浮置栅极上的栅间介电层，形成与控制栅极位置对应的第二开口；　向第二开口内填充满第二导电层，形成在字线方向包覆浮置栅极的控制栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]