一种可提高半导体器件性能的沟槽隔离结构制作方法技术

一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括ＮＭＯＳ和ＰＭＯＳ管，该沟槽隔离结构包括分别设置在ＮＯＭＳ和ＰＭＯＳ管两侧的第一和第二沟槽隔离单元，该沟槽隔离结构制作方法先进行步骤（１）在该衬底上沉积保护阻挡层；其特征在于，该制作方法还包括以下步骤：（２）光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；（３）在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；（４）进行化学机械抛光以形成该第一沟槽隔离单元；（５）光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；（６）在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；（７）进行化学机械抛光以形成第二沟槽隔离单元。

【技术实现步骤摘要】

本专利技术涉及沟槽隔离结构制造工艺，尤其涉及一种可提高半导体器件性能 的沟槽隔离结构制作方法。
技术介绍
在半导体制造领域，现通常采用具有良好填充能力、较好薄膜沉积特性和较高填充效率的高浓度等离子体化学气相沉积工艺(HDP CVD)在浅沟槽中淀积氧 化硅以形成浅沟槽隔离结构(STI)。但随着半导体器件的最小特征尺寸的不断 减小，STI的尺寸也相应减小，当半导体器件的最小特征尺寸减小到65纳米及 其以下时，HDP CVD工艺已无法满足STI沟槽填充的需求特别易在设置在丽0S 两侧的STI中出现填充空隙。为克服HDP CVD工艺所面临的问题，应用材料遂提出了一种高深宽比工艺 (HARP),其能满足半导体器件的最小特征尺寸为65纳米及其以下时填充STI 沟槽的需要，并能调整半导体器件的应力。通过HARP制成的STI具有拉伸应力， 该拉伸应力将会緩冲NM()S ( Negative channel Metal Oxide Semiconductor ) 管源漏极掺杂所引起的压缩应力，从而减小画OS管导电沟道和源漏极的缺陷， 大大提高NMOS管的性能。但该STI的拉伸应力会与PMOS (本文档来自技高网...

【技术保护点】
一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括ＮＭＯＳ和ＰＭＯＳ管，该沟槽隔离结构包括分别设置在ＮＯＭＳ和ＰＭＯＳ管两侧的第一和第二沟槽隔离单元，该沟槽隔离结构制作方法先进行步骤（１）在该衬底上沉积保护阻挡层；其特征在于，该制作方法还包括以下步骤：（２）光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；（３）在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；（４）进行化学机械抛光以形成该第一沟槽隔离单元；（５）光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；（６）在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；（７）进行化学...

【技术特征摘要】

【专利技术属性】
技术研发人员：郑春生，刘明源，张文广，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31