一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括ＮＭＯＳ和ＰＭＯＳ管，该沟槽隔离结构包括分别设置在ＮＯＭＳ和ＰＭＯＳ管两侧的第一和第二沟槽隔离单元，该沟槽隔离结构制作方法先进行步骤（１）在该衬底上沉积保护阻挡层；其特征在于，该制作方法还包括以下步骤：（２）光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；（３）在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；（４）进行化学机械抛光以形成该第一沟槽隔离单元；（５）光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；（６）在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；（７）进行化学机械抛光以形成第二沟槽隔离单元。
【技术实现步骤摘要】
本专利技术涉及沟槽隔离结构制造工艺，尤其涉及一种可提高半导体器件性能 的沟槽隔离结构制作方法。
技术介绍
在半导体制造领域，现通常采用具有良好填充能力、较好薄膜沉积特性和较高填充效率的高浓度等离子体化学气相沉积工艺(HDP CVD)在浅沟槽中淀积氧 化硅以形成浅沟槽隔离结构(STI)。但随着半导体器件的最小特征尺寸的不断 减小，STI的尺寸也相应减小，当半导体器件的最小特征尺寸减小到65纳米及 其以下时，HDP CVD工艺已无法满足STI沟槽填充的需求特别易在设置在丽0S 两侧的STI中出现填充空隙。为克服HDP CVD工艺所面临的问题，应用材料遂提出了一种高深宽比工艺 (HARP),其能满足半导体器件的最小特征尺寸为65纳米及其以下时填充STI 沟槽的需要，并能调整半导体器件的应力。通过HARP制成的STI具有拉伸应力， 该拉伸应力将会緩冲NM()S ( Negative channel Metal Oxide Semiconductor ) 管源漏极掺杂所引起的压缩应力，从而减小画OS管导电沟道和源漏极的缺陷， 大大提高NMOS管的性能。但该STI的拉伸应力会与PMOS (Positive channel Metal Oxide Semiconductor )管源漏极掺杂所引起的向PMOS管中部拉伸的拉伸 应力产生竟争，竟争的结果是拉伸应力较大的STI导致PMOS管被向两侧拉伸， 从而造成PMOS管内部缺陷增多，如此将降低PMOS管的性能。而HDP CVD制作 的STI结构具有压缩应力，其用于制作PMOS管两侧的STI可緩冲PMOS管因掺 杂所产生的拉伸应力，并减小PMOS管内部缺陷，从而大大提高PMOS管的性能。因此，如何提供以充 分利用HDP CVD和HARP的优势而避免其缺失，已成为业界亟待解决的技术问题。
技术实现思路
本专利技术的目的在于提供一种可提高半导体器件性能的沟槽隔离结构制作方法，通过所述制作方法可提高具有丽0S和PMOS管的半导体器件的性能。本专利技术的目的是这样实现的 一种可提高半导体器件性能的沟槽隔离结构 制作方法，该半导体器件制作在硅衬底上且其包括丽0S和PMOS管，该沟槽隔 离结构包括分别设置在NOMS和PMOS管两侧的第一和第二沟槽隔离单元，该沟 槽隔离结构制作方法包括以下步骤(1 )在该衬底上沉积保护阻挡层；(2 ) 光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；(3)在该保护阻挡层的 保护下通过高深宽比工艺填充该第一隔离沟槽；(4 )进行化学机械抛光以形成 该第一沟槽隔离单元；(:5 )光刻并刻蚀出该第二沟槽隔离单元对应的第二隔离 沟槽；(6 )在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填 充该第二隔离沟槽；(7 )进行化学机械抛光以形成该第二沟槽隔离单元。在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该第一和第 二沟槽隔离单元为浅沟槽隔离结构。在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该第 一和第 二隔离沟槽为浅沟槽。在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该保护阻挡 层为氮化硅层。在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，通过等离子 增强化学气相沉积工艺沉积该氮化硅层。在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该氮化硅层 厚度范围为1000至2000埃。与现有技术中采用HARP制作STI会对PMOS管产生不良影响而HDP CVD无 法顺应半导体器件最小特征尺寸不断减小的需求特别是画0S管制作的需求相 比，本专利技术的可提高半导体器件性能的沟槽隔离结构制作方法分别采用HARP和 HDP CVD工艺来制作丽OS和PMOS管对应的浅沟槽隔离结构，如此可以避免HARP 对PMOS管的不良影响，而充分利用HARP来纟是升丽OS管的性能。附图说明本专利技术的可提高半导体器件性能的沟槽隔离结构制作方法由以下的实施例及附图给出。图1为本专利技术可提高半导体器件性能的沟槽隔离结构制作方法的流程图2至图8为完成图1中步骤S10至S16后的半导体器件的剖视图。具体实施例方式以下将对本专利技术的可提高半导体器件性能的沟槽隔离结构制作方法作进一步的详细描述。在本专利技术的可提高半导体器件性能的沟槽隔离结构制作方法中，所述半导体器件制作在硅衬底上且其包括薩OS和PMOS管，所述沟槽隔离结构包括分别 设置在NOMS和PMOS管两侧的第一和第二沟槽隔离单元，参见图1，本专利技术的可 提高半导体器件性能的沟槽隔离结构制作方法首先进行步骤S10,在所述衬底上 沉积保护阻挡层。在本实施例中，所述保护阻挡层为氮化硅层，其通过等离子增强化学气相 沉积工艺(PECVD)沉积，所述氮化硅层厚度范围为1000至2000埃，其可有效 阻挡制作沟槽隔离结构时对硅衬底的影响；所述第 一 和第二沟槽隔离单元均为 浅沟槽隔离结构，相应地所述第一和第二沟槽隔离单元对应的第一和第二隔离 沟槽均为浅沟槽。参见图2，其显示了完成步骤S10后半导体器件的剖视图，如图所示保护阻 挡层11沉积在硅衬底1Q上。继续步骤Sll,光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽，其详 细过程为首先在保护阻挡层上涂覆光刻胶，然后光刻出第一隔离沟槽的图形， 接着通过干法刻蚀刻蚀出所述第 一隔离沟槽，最后去除光刻胶。参见图3,结合参见图2,图3显示了完成步骤S11后半导体器件的剖视图， 如图所示，所述硅衬底IO被第一隔离沟槽12包围的区域用来制作画OS管。继续步骤S12，在所述保护阻挡层的保护下通过高深宽比工艺填充所述第一 隔离沟槽。参见图4,结合参见图2至图3，图4显示了完成步骤S12后半导体器件的 剖视图，如图所示，通过高深宽比工艺所沉积的氧化硅13填充在第一隔离沟槽12中且覆盖在保护阻挡层11上。继续步骤S13,进行化学机械抛光以形成第一沟槽隔离单元。参见图5，结合参见图2至图4，图5显示了完成步骤S13后半导体器件的 剖视图，如图所示，第一沟槽隔离单元14填充在第一隔离沟槽12中，用于隔 离制作在相邻两第一沟槽隔离单元14间的画0S管。继续步骤S14，光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽，其详 细过程为首先在保护阻挡层上涂覆光刻胶，然后光刻出第二隔离沟槽的图形， 接着通过千法刻蚀刻蚀出所述第二隔离沟槽，最后去除光刻胶。参见图6,结合参见图2至图5，图6显示了完成步骤S14后半导体器件的 剖视图，如图所示，所述硅衬底10在相邻两第二隔离沟槽15间的区域用来制 作PM0S管。继续步骤S15,在所述保护阻挡层的保护下通过高密度等离子体化学气相沉 积工艺填充所述第二隔离沟槽。参见图7,结合参见图2至图6，图7显示了完成步骤S15后半导体器件的 剖视图，如图所示，通过高密度等离子体化学气相沉积工艺所沉积的氧化石圭16 填充在第二隔离沟槽15中且覆盖在保护阻挡层11上。继续步骤S16，进行化学机械抛光以形成第二沟槽隔离单元。参见图8，结合参见图2至图7，其显示了完成步骤S16后半导体器件的剖 视图，如图所示，第二沟槽隔离单元17填充在第二隔离沟槽15中，用于隔离 制作在两第二隔离沟槽15间的PM0S管。在通过本专利技术的可提高半导体器件性能的沟槽隔离结构制作方法制作完沟 槽隔离结构后，需将本文档来自技高网...
【技术保护点】
一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括ＮＭＯＳ和ＰＭＯＳ管，该沟槽隔离结构包括分别设置在ＮＯＭＳ和ＰＭＯＳ管两侧的第一和第二沟槽隔离单元，该沟槽隔离结构制作方法先进行步骤（１）在该衬底上沉积保护阻挡层；其特征在于，该制作方法还包括以下步骤：（２）光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；（３）在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；（４）进行化学机械抛光以形成该第一沟槽隔离单元；（５）光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；（６）在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；（７）进行化学机械抛光以形成第二沟槽隔离单元。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑春生，刘明源，张文广，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31
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