形成半导体器件微图案的方法技术

本发明专利技术涉及一种形成半导体器件微图案的方法。在根据本发明专利技术的一方面的方法中，在半导体衬底上沿着列方向形成具有第二间距的第一蚀刻掩模图案，该第二间距是目标图案的第一间距的两倍。在包括第一蚀刻掩模图案的表面的半导体衬底上形成辅助膜。在包括辅助膜的半导体衬底上形成蚀刻掩模膜。实施蚀刻工艺以形成具有第二间距的第二蚀刻掩模图案，使得蚀刻掩模膜、辅助膜和第一蚀刻掩模图案在行方向上彼此隔离，并且蚀刻掩模膜保留在第一蚀刻掩模图案之间。除去第一和第二蚀刻掩模图案之间的辅助膜。

【技术实现步骤摘要】

本专利技术涉及一种，更具体涉及其中产生 具有小于曝光设备分辨率的特征(例如，间距)的以矩阵形式布置的目标 图案的微图案形成方法。
技术介绍
在半导体衬底中形成多个半导体元件，如晶体管和用于电连接半导体 元件的金属线。半导体衬底的金属线和结区(例如，晶体管的源极或漏极) 通过接触塞电连接。在DRAM器件的情况下，在半导体衬底中形成晶体管和存储结点接触 塞。为此，首先形成层间介电层和接触孔。根据存储单元阵列的布置可将 DRAM区分为各种类型。在6F2 DRAM器件中，在单元区中以矩阵形式 布置有源区。尤其是，以具有规则间距的矩形形式形成有源区。随着集成 度提高，6F2 DRAM器件中有源区的尺寸或间隔可小于啄光设备的分辨率 极限。由此，当形成用于限定有源区的光刻胶图案时，在光刻脱度上的曝 光工艺可能必须实施多次。因此，增加了工艺成本并且也难以减低kl(即， 分辨率的尺度)至0.20或更小。
技术实现思路
本专利技术涉及一种，其中矩阵形式的硬掩 模图案(例如DRAM的有源区)布置为比啄光设备的分辨率更加密集。一种根据本专利技术第一实施方案的包括 在半导体衬底上沿着列方向(column dir本文档来自技高网...

【技术保护点】
一种用于形成半导体器件微图案的方法，所述方法包括：　在衬底上形成沿第一方向延伸的第一蚀刻掩模图案，所述第一蚀刻掩模图案的第一间距大于目标图案的第二间距；　在所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜与所述第一蚀刻掩模图案共形并 且限定多个第一沟槽；　在所述辅助膜上形成蚀刻掩模膜，所述蚀刻掩模膜填充所述第一沟槽；　实施蚀刻工艺以形成具有第一间距的第二蚀刻掩模图案，使得所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻掩模图案被蚀刻并且一起限定沿第二方向延伸的多个第 二沟槽，所述第二方向正交于所述第一方向，所述第二蚀刻掩模图案对应于形成在所述第一沟槽内的所述蚀刻...

【技术特征摘要】
KR 2007-12-27 10-2007-01384931. 一种用于形成半导体器件微图案的方法，所述方法包括在衬底上形成沿第一方向延伸的第一蚀刻掩模图案，所述第一蚀刻掩模图案的第一间距大于目标图案的第二间距；在所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜与所述第一蚀刻掩模图案共形并且限定多个第一沟槽；在所述辅助膜上形成蚀刻掩模膜，所述蚀刻掩模膜填充所述第一沟槽；实施蚀刻工艺以形成具有第一间距的第二蚀刻掩模图案，使得所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻掩模图案被蚀刻并且一起限定沿第二方向延伸的多个第二沟槽，所述第二方向正交于所述第一方向，所述第二蚀刻掩模图案对应于形成在所述第一沟槽内的所述蚀刻掩模膜；和除去通过所述第一和第二蚀刻掩模图案暴露的所述辅助膜。2. 根据权利要求1所述的方法，其中使用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定在所述第一和第二蚀刻掩模图案之间 的多巨离。3. 根据权利要求1所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度限定有源区的水平距离。4. 根据权利要求1所述的方法，其中所述第一蚀刻掩模图案的宽度限定 有源区的短边方向上的宽度。5. 根据权利要求l所述的方法，其中相邻的第一蚀刻掩模图案之间的距 离对应于有源区的垂直距离。6. 才艮据权利要求1所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻^^模图案的长度 对应于有源区的长边方向上的长度。7. 才艮据权利要求l所述的方法，其中已经蚀刻的所述第一蚀刻^^模图案 限定多个隔离的第一蚀刻4i模图案，所述隔离的第一蚀刻4^模图案的长度 是所述隔离的第一蚀刻掩模图案的宽度的约两倍。8. 根据权利要求l所述的方法，其中所述实施蚀刻工艺的步骤包括 蚀刻所述蚀刻掩模膜和所述辅助膜以形成所述第二沟槽；和 通过蚀刻暴露在所述辅助膜之间的所述第一蚀刻掩模图案并蚀刻所述蚀刻掩模膜，使得所述蚀刻掩模膜在所述第一沟槽内被隔离，从而形成所 述第二蚀刻掩模图案。9. 根据权利要求l所述的方法，其中所述第一和第二蚀刻掩模图案包含 基本上相同的材料。10. 根据权利要求l所述的方法，其中所述第一蚀刻掩模图案包含含Si的 底部抗^Jt涂层(BARC )。11. 根据权利要求l所述的方法，其中所述第二蚀刻掩模图案包含含Si的 BARC层。12. 根据权利要求1所述的方法，其中所述辅助膜包括碳聚合物膜。13. 根据权利要求l所述的方法，其中使用釆用02等离子体的蚀刻工艺除 去所述辅助膜。14. 一种用于形成半导体器件微图案的方法，所述方法包括 在半导体衬底上形成第一蚀刻掩模图案；在所述第一蚀刻^^模图案上形成辅助膜，所述辅助膜限定沿第一方向 延伸的多个第一沟槽，每一个第一沟槽限定在相邻的第一蚀刻4^模图案之 间；在所述辅助膜上形成蚀刻掩模膜，所述蚀刻掩模膜填充所述第一沟槽；蚀刻所述蚀刻掩模度、所述辅助膜和所述第一蚀刻掩模图案以形成第 二蚀刻^^模图案，所述第二蚀刻掩模图案由在所述蚀刻之后在所述第一沟 槽中保留的所述蚀刻掩模膜限定，通过至少一个沿正交于所述第一方向的 第二方向延伸的第二沟槽，每一个第二蚀刻掩模图案与相邻的第二蚀刻掩模图案分隔；和除去暴露于所述第 一和第二蚀刻掩模图案之间的所述辅助膜。15. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案的间距和所 述第二蚀刻掩模图案的间距是目标图案的间距的约两倍。16. 根据权利要求14所述的方法，其中使用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定所述第一和第二蚀刻掩模图案之间的 距离。17. 根据权利要求14所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度对应于有源区的水平距离。18. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案的宽度对应 于有源区的短边方向上的宽度。19. 根据权利要求14所述的方法，其中所i^目邻第一蚀刻掩模图案之间的 距离对应于有源区的垂直距离。20. 根据权利要求14所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻掩模图案的长度 对应于有源区的长边方向上的长度。21. 根据权利要求14所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻^^模图案的长度 是所述第 一蚀刻掩模图案的宽度的约两倍。22. 根据权利要求14所述的方法，其中所述蚀刻工艺的实施包括 蚀刻所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻4^模图案以形成所述第二沟槽；和通过蚀刻暴露在所述辅助膜之间的所述第 一蚀刻掩模图案并且蚀刻所 述蚀刻掩皿，使得所述蚀刻掩皿在所述第一沟槽内隔离，从而形成所 述第二蚀刻掩模图案。23. 根据权利要求14所述的方法，其中所述第一和第二蚀刻掩模图案包含 基4^目同的材料。24. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案包含含Si 的底部抗^Jtt涂层(BARC )。25. 根据权利要求14所述的方法，其中所述第二蚀刻掩模图案包含含Si 的BARC层。26. 根据权利要求14所述的方法，其中所述辅助膜包括碳聚合物膜。27. 根据权利要求14所述的方法，其中使用采用02等离子体的蚀刻工艺 除去所述辅助膜。28. —种用于形成半导体器件微图案的方法，所述方法包括 在半导体衬底上沿列方向形成第 一蚀刻掩模图案；在所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜...

【专利技术属性】
技术研发人员：郑宇荣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]